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查看: 3298|回复: 6

[求助] sdc约束文件到底该怎么确定

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计日程功
发表于 2017-7-7 14:40:25 | 显示全部楼层 |阅读模式

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想问一下没有人给订目标，verilog写好之后，那么复杂怎么确定uncertainty,clock_transition,max_transition,max_fanout，输入延时，输出延时,这写东西都需要设计者都自己一点一点的计算吗？本人小白，看到书中写的都是一个小模块，具体电路是那样的都能知道，但是复杂了之后，就混乱了，哪位大神来解答一下
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江山无限辉
发表于 2017-7-7 18:10:41 | 显示全部楼层
一般先约束主时钟，有问题再根据问题约束其它
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计日程功
 楼主| 发表于 2017-7-7 19:55:10 | 显示全部楼层
本帖最后由 计日程功 于 2017-7-7 19:57 编辑

回复 2# 江山无限辉


  只需要约束时钟频率吗？这样的话不就成理想情况了吗？一般没有错误吧！
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大林
发表于 2017-7-7 20:20:36 | 显示全部楼层
首先约束主时钟，也就相当于告诉编译器你的设计工作在什么频率，还有就是输入输出的io约束了，如果设计没什么问题，其他的一般可以不考虑。如果是高速接口，那就另当别论了。
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jojenwong
发表于 2021-6-16 10:55:43 | 显示全部楼层
学习了
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smarthb
发表于 2021-6-18 11:23:37 | 显示全部楼层
同意以上几楼的，首先是时钟约束，然后根据需求约束false path，output/input delay等，更深层的可以约束multi-cycle，register-location等；添加哪些约束，根据需求和编译器的时序分析结果来进行。
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dqwuf2008
发表于 2021-6-23 21:33:07 | 显示全部楼层
你们把约束想得太简单了
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