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楼主: windwithgone

[求助] 数字信号的verilog求反

发表于 2017-6-27 15:41:01 | 显示全部楼层

调用xilinx的ip核，里面有一个除法器核divider generator，被除数固定为1，除数是信号x【n】，细节的话看看datasheet

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