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[求助] 全定制电路仿真 求助

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发表于 2017-6-18 13:52:35 | 显示全部楼层 |阅读模式

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本帖最后由 xielinfeng 于 2017-6-18 14:52 编辑

有使用VCS仿真器对Virtuoso生成的网表文件(.v文件,不带sdf)进行功能仿真呀?能这么玩吗?以前一直进行半定制ASIC的验证,从来没有进行过全定制电路仿真,不知道这条路能走通不?求大牛指教,谢谢!ps. 没有模拟,都是数字的哈。
发表于 2017-6-21 09:56:36 | 显示全部楼层
virtuoso不是cadence公司的吗,最好是用一个公司的数字仿真平台,即ius。两家部分sv语法不兼容。
验证一般分为前仿和后仿。没明白你说的意思,是没做过网表仿真吗?
发表于 2017-6-21 13:17:38 | 显示全部楼层
是不是gate level simulation。一般意义不大,formality 或lec能解决大部分问题。主要是看有没有x propogate。挺费时间的,一般加上sdf后,时间是rtl的几十倍。
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