dc关于虚拟时钟的问题

take1115 · 发表于 2017-5-23 16:17:13

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在约束中，对普通时钟进行定义约束，而后定义了一个虚拟时钟v_clk，a是个输入端，并且设置
set_input_delay ** -clock v_clk [get_ports a]
那么在跑完综合，report_timing出来，路径中，start_point是a，其时钟域应该是v_clk吗，即v_clk会参与到路径时序的计算当中吗，还是只是充当一个input_delay的作用，没有图，抱歉，求解答，

ps.可能是对virtual clk还不是特别会用

zmn · 发表于 2017-5-23 16:50:50

v_clk 会参与到端口路径的计算中, 保证虚拟时钟和实际时钟周期,相位相同的情况下, DC中你可以认为只是充当约束input/output delay的作用.

take1115 · 发表于 2017-5-23 18:35:37

回复 2# zmn

看之前帖子对set_input_delay的解释是指该输入信号是在时钟沿后多长时间到达模块的port上。这是指从PAD到模块的port上吗，模块里面不是也有一段距离才到reg上吗，希望给予指点，十分感谢！

zmn · 发表于 2017-5-24 10:49:36

如果你做的是chip level可以那样理解, 一般情况下input delay表示的是从前一级flipflop的clock pin经过组合逻辑到input port的这段时间. 可以认为这段时间通常是估算的, input delay 跟你说的模块里面的那段时间没有关系. 模块里面的那段时间是可以真实反映在timing report里面的. 不是估算的.

take1115 · 发表于 2017-5-24 14:53:29

回复 4# zmn

十分感谢！

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