异步和同步FIFO

hxy110

同步和异步FIFO的双端口RAM模块，读写数据时，不考虑读空和写满？
异步：always@(posedge wclk)
             if((~wen)&&(~wfull))
                    mem[waddr] <= wdata;
              else
                 ;
         always@(posedge rclk)
             if((~ren)&&rempty)
                    rdata <= mem[raddr];
              else
                 ;
同步：always@(posedge clk)
             if((~wen)&&(~wfull))
                    mem[waddr] <= wdata;
              else
                 ;
         always@(posedge clk)
             if((~ren)&&rempty)
                    rdata <= mem[raddr];
              else
                 ;
但是网上其他人都是不考虑wfull和rempty信号的，比如
异步：always@(posedge wclk)
             if((~wen)&&(~wfull))
                    mem[waddr] <= wdata;
              else
                 ;
         assign rdata = mem[raddr];
                 ;
同步：always@(posedge clk)
             if(~wen)
                    mem[waddr] <= wdata;
              else
                 ;
         always@(posedge clk)
             if(~ren
                    rdata <= mem[raddr];
              else
                 ;
最开始是我自己的代码风格，感觉网上的有点小小的漏洞，麻烦大神给解答一下我的理解是不是正确