virtuoso 中用 nc-verilog 抽取verilog 网表，如何避免instance 以bus的形式被抽出

hsgody · 发表于 2017-5-15 11:00:57

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virtuoso的schematic里面，很多instance 都会被画成bus的形式，在用nc verilog提取verilog 网表时，如何避免他们被抽成 bus的形式：
例：
现在被抽出的网表：
   nor2  I31[2:0] (......)
期望的形式：
   nor2 I31_0 (.....)
   nor2 I31_1 (.....)
   nor2 I31_2 (.....)
还请各位大侠不吝赐教

kenddo · 发表于 2018-9-25 13:39:01

请问你的问题解决了吗？

a253868l · 发表于 2019-5-21 13:43:55

我也遇到这样的问题，不知道怎么解决

bhd740 · 发表于 2020-12-19 23:01:33

楼主，解决了吗？？其他人有解决吗在线等

jake · 发表于 2020-12-20 09:11:03

OK, 在工作目录下创建一个文件 .simrc
.simrc 里加上如下内容。

simVerilogNetlistExplicit = t
vlogExpandIteratedInst = t
if( simSimulator=="verilog"
hdlVerilogTermSyncUp="mergeAll"
)

重启 Virtuoso。
Schematic editor，Launch, Plugins, Simulation, NC-Verilog, 随后按照菜单走就行了。

下面是测试例子和生成的Verilog netlist。

awa · 发表于 2021-2-10 10:23:43

zhumingzhu · 发表于 2021-7-3 00:02:12

jake 发表于 2020-12-20 09:11
OK, 在工作目录下创建一个文件 .simrc
.simrc 里加上如下内容。

人才，学习了

fangwang85 · 发表于 2021-7-7 15:50:40

高手赞

lzqxiang · 发表于 2021-8-10 18:11:32

jake 发表于 2020-12-20 09:11
OK, 在工作目录下创建一个文件 .simrc
.simrc 里加上如下内容。

实测可用，但要在=和==的左右两边加空格，否则报错

panfusheng007 · 发表于 2021-12-7 18:38:58

学习了，十分感谢

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