编写RTL代码时候有限状态机三段式的问题

ok407371195

写RTL代码时候，在三段式FSM中，我看前两段都是一样的，即always @(posedge clk or posedge rst) begin
        if (rst) begin
            // reset
            state <= IDLE;
            next_state <= IDLE;
        end
        else begin
            state <= next_state;
        end
    end   


always @(*)
        case(state)
            IDLE: if (wr ) begin
               next_state = TAG;

   ......

第三段里面case(state)，还是case(next_state)?
如果是state的话，我感觉仿真时候波形总是慢一个周期，比如当上升沿到来时候，state变成TAG，那么在下一个上升沿，才会执行state=TAG的内容
如果是next_state的话，虽然在state=TAG的时候，能让输出是state=TAG时候的内容，但是逻辑电路感觉又不像mearly模型，因为状态存储器感觉变成了next_state

14425324

一般情况下常用case（state），根据state和其他条件决定next state， next state虽然定义为reg，但实际上是wire。

风释怀

case(state)

mythbuster

最笨的方法是你两个都试一下，然后仿真一下看一下波形

lh351508198

这个case（state）综合不生成latch

VearneLiu

看仿真波形啊