关于手动clock gate

Veriart

大家好，
请教一个关于手动clock gate的问题。目前遇到的情况是，需要进行门控时钟的设计，但是标准单元库里没有clock gating cell，所以打算自己调用库里的latch和AND门搭一个再在RTL里调用。在这种情况下，DC综合的时候还需要设置诸如set_clock_gating_style的命令吗？

谢谢。