关于die size和package size的一些疑惑

stancao

小弟最近在学习后端和封装相关的知识，有些疑问望各位大神能够解惑：

1.关于die size，听说die size有io limited和core limited之分。

   a) die上io的分布，不管是stagger还是inline的，基本上都可以认为是均匀的分布在芯片四条边上的对吗？

   b) 如果a）正确，又假设io pad之间最小间距（一般称pitch?）为Pmin, 芯片core的面积为core_area，芯片有N个io, 那么以下估算是否合理？
       （N*Pimn/4）* （N*Pimn/4）> core_area即为io limited, 反之则为core limited.

2. 我看到三星28nm工艺代工的apple a7的die size大概在100mm2，也就是10mm*10mm。而我看到过一颗比apple a7应该量级轻得多的芯片（core应该小得多，虽然不是ap），都有500个左右的io，使用tfbga封装，ball pitch 0.65mm, 最后package大小为17mm*17mm，比die size大得多。
所以我猜测

   a) 是不是现今比较先进的工艺生产的芯片die size都比package要小得多？

   b) 如果a)成立，我看到fbga封装诞生时号称可以做到die size和packagesize趋近1:1， 那么在先进工艺的情况下, 因为package的ball pitch无法跟着工艺同比例缩小, 所以这个说法现在已经不成立了？

sonthy

封装后的焊球是要上PCB的，尺寸不能太小，目前技术最小pitch在0.35mm，看最终产品的I/O数量，可以有很多种封装方式选择，比如WLCSP，芯片尺寸与封装尺寸完全一样，等于芯片尺寸内I/O（pitch>0.35mm）可以放得下，最近很火热的扇出型封装(fan-out，比如apple的A10 AP)是为了解决芯片尺寸内无法放置足够多的I/O，将最终封装尺寸变大，以放置更多的I/O。
封装和芯片的尺寸，主要取决于具体产品的I/O需求，然后选择合适的封装形式。

myhope0928

期待大神的解答。。。

fengzhishang123

期待解答

110006

不是专业做封装的，从layout的角度理解一下这个问题：
1.  IO limit较少发生在wire-bonding的芯片上，所以一般不能用pin number* pin pitch 定die size。  IO limit一般是发生在BUMP/TFBGA/WLCSP 之类的封装中，这种是直接在芯片背面长ball， 而ball的size/pitch比较大， 所以需要的die 面积就大，譬如9个pin的芯片， 如果放3×3个BALL， 0.35mmpitch， 意味着芯片面积>1000mm*1000mm, 这对于一般的模拟芯片来说是比较大的面积， 可能大于core需要的面积。
2. 上面这种情况就是die size/package size 1:1的封装。  但是你举例的apple a7的封装，显然500个IO 需要的面积比die size 大很多，这种情况还用IO limit的话， die cost是不能接受的。 所以应该是特别设计了lead frame，  在die 和lead frame的连接中可以用小一点的ball/pitch，  这样die 依然是io limit，但是这里的IO 用的size/pitch 比封装上的size/pitch要小的多。  在lead frame中采用重布线连接die 上的Io到lead fame上的相应的ball。  lead frame上的ball 因为要考虑PCB工艺，所以会用比较大的size/pitch， 譬如上面讲的0.35mm.

110006

刚封装版看到这个图，很直观。  最下面一行就是典型die size:package size=1:1的WLCSP封装。  die 背面长ball， 应用中直接贴在PCB 上。 。  倒数第二行，可以看到从下往上的层级是pcb-->BALL-->LeadFrame-->BUMP---> die,  猜测apple a7的封装类似这样。  BUMP 是比BALL  size/pitch都要小， 而且比BALL设计更灵活的一层metal 柱体。

alex_2012

pad limit就是PAD太多限制了芯片面积的进一步减小；
core limit就是core面积太大限制了芯片面积的进一步减小；

版图富翁

学习了

bella427

长知识了！

紫云lyj

学习一下