设计中存在inout端口类型，Verilog中使用三态门实现，问在DC综合时，该如何写约束

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设计中存在inout端口类型，verilog中使用三态门实现，问在DC综合时，该如何写约束Verilog代码如下：

wire signed[15:0] OCC,GCC;

assign OCC=(WORK==1'b0)?SOCC:16'bz;

assign GCC=(WORK==1'b0)?SGCC:16'bz;

always @(WORK or rst or OCC or GCC)

if(~rst)

begin

FSOCC<=16'b0;

FSGCC<=16'b0;

end

else if(WORK==1'b1)

begin

FSOCC<=OCC;

FSGCC<=GCC;

end

else begin

FSOCC<=16'b0;

FSGCC<=16'b0;

end

出尘入世

正常的ic设计中，数字的port口没有inout类型的设计，inout的控制在analog端处理的

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回复 2# 出尘入世


   inout类型并不是我的顶层，是在两个模块之间的连接处会用到

FRANKLON

回复 1# 1027199631


   同问，楼主解决了吗