DC综合出现warning：assign or tran are writen out

ok407371195 · 发表于 2017-3-20 15:39:21

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Verilog 'assign' or 'tran' statements are written out这个warning怎么解决呢？是比较严重的问题吗？

ok407371195 · 发表于 2017-3-20 15:41:13

我在代码里设置了set verilogout_no_tri true
set verilogout_ignore_case true
还是会出现上述warning

jyhking · 发表于 2017-3-22 11:19:15

谢谢分享

klamth · 发表于 2017-3-24 18:06:27

这种情况即使设了相关变量也会出现。需要在产生网表后，自己写一个脚本处理，将assign改成例化对应库中的buffer单元。

jedi_tutor · 发表于 2017-3-24 21:37:22

push push push push

stone125 · 发表于 2017-3-27 20:36:54

学习~

Cactuszhang · 发表于 2019-7-20 16:56:18

klamth 发表于 2017-3-24 18:06
这种情况即使设了相关变量也会出现。需要在产生网表后，自己写一个脚本处理，将assign改成例化对应库中的bu ...

自己用脚本处理容易出错啊，能不能自动？

Cactuszhang · 发表于 2019-7-20 16:57:10

klamth 发表于 2017-3-24 18:06
这种情况即使设了相关变量也会出现。需要在产生网表后，自己写一个脚本处理，将assign改成例化对应库中的bu ...

能不能自动？

Cactuszhang · 发表于 2019-7-24 10:15:16

我也是加了set verilogout_no_tri true 还是有问题

[求助] DC综合出现warning：assign or tran are writen out