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查看: 10067|回复: 19

[求助] 各位大神,数字IC验证工程师需要具备哪些知识技能?该学些什么?

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发表于 2017-3-9 11:33:26 | 显示全部楼层 |阅读模式

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本人主要学习了从RTL代码到tapeout的整个流程,包括DC、Formality、ICC、StarRC、STA等,会verilog语言编程以及Modelsim进行前后仿,目前找了一份数字IC验证工程师的实习工作。离实习期还有一个多月的时间,我该准备一下哪些基础知识,才能快速入门?或者说入门需要具备哪些知识?大家刚开始都要学些什么?
发表于 2017-3-9 14:37:50 | 显示全部楼层
看到你这个头像就让我想起刚在一个qq群里看到的问的一样的问题,帮你顶一下!
 楼主| 发表于 2017-3-9 16:14:48 | 显示全部楼层
回复 2# lx2116


   哈哈,多谢多谢,那就是我
发表于 2017-3-9 16:24:11 | 显示全部楼层
做验证不需要flow的东西,你最好多学点UVM
发表于 2017-3-9 16:27:24 | 显示全部楼层
IC设计必备技能(仅供参考)http://bbs.eetop.cn/thread-128372-1-1.html
 楼主| 发表于 2017-3-9 21:02:53 | 显示全部楼层
本帖最后由 1027199631 于 2017-3-9 21:09 编辑

回复 5# kingyuan

谢谢版主。冒昧地问一句:那么多都要学吗?
 楼主| 发表于 2017-3-9 21:05:11 | 显示全部楼层
回复 4# pigolo


   谢谢
发表于 2017-3-9 21:29:28 | 显示全部楼层
先来本绿皮书吧,弄清楚systemverilog之后,就可以看看强哥的UVM实战了。
恩,看完之后上面的绿皮书可以在看一遍。
还有空的话可以看看VCS的基础用法
 楼主| 发表于 2017-3-9 21:32:25 | 显示全部楼层
回复 8# dtyuzhou


   你那有没有system verilog的电子档?网上版本太多,不知道学哪本
发表于 2017-3-9 21:52:51 | 显示全部楼层
回复 9# 1027199631

SystemVerilog_for_Verification_2ndEdition


UVM的话 张强的那本书入门刚刚好
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