ModleSim仿真中不能给信号赋值

半糖

给位大神，

想请教一个问题，我的TestBench代码如下，里边的rst信号我想先拉低，延迟几个时间单位后再拉高，但是实际上仿真的波形并不是这样，波形如下，

                               
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rst信号一直为低，不能拉高，是在搞不懂是怎么回事，还请各位大神帮帮忙看一下！

FPGA小白

1. `timescale 1ns/1ps
   
2. 
   
3. module uart_tb();
   
4. 
   
5.   reg clk_50M;
   
6.   reg rst;
   
7.   reg rs232_rx;
   
8.    
   
9.   initial begin
   
10. 
    
11.     clk_50M = 0;
    
12.     forever #10 clk_50M = ~clk_50M;
    
13.   end
    
14. 
    
15.   initial begin
    
16.     rst = 0;
    
17.     #500 rst = 1;
    
18.     #1000 $stop;
    
19.   end
    
20. 
    
21.   initial begin
    
22.     rs232_rx = 0;
    
23.     forever #15 rs232_rx = ~rs232_rx;
    
24.   end
    
25. 
    
26.   my_uart_top my_uart_top0(
    
27.     .clk(clk_50M),
    
28.     .rst_n(rst),
    
29.     .rs232_rx(rs232_rx)
    
30.     );
    
31. 
    
32. endmodule
    

复制代码

tianbin_g

非常不错的分享，大大的赞一个

2740710202

按这tb的代码来说没问题，估计是哪里冲突了把

547420883

你给了500的延时，总共仿真时间才1000。为什么非要这么大！

sushaogang

应该没有问题，仿真过，