说说我对CDR抖动传输和抖动容忍的理解，欢迎指正！

eleven111aaa · 发表于 2017-3-20 17:18:09

感谢组织将此贴列入精华

关于这个问题，我重新思考了一下，总体说来，CDR环路是一个低通的环路，幅频特性曲线上能够看到peaking，希望这个值越小越好（怎么能减小还没想好，已知与环路延迟相关，与零极点的关系还没想清楚，具体电路还没对应上）。同时，CDR最关心的问题是时钟和数据的相对位置关系，我们希望时钟跟得上数据，因为数据带有抖动，所以当时钟也带有一样的抖动时，二者相对位置就不变了，进而稳定在最佳采样点。
欢迎讨论！

shi12345fei · 发表于 2018-11-14 08:28:28

回复 10# peterlin2010

谢谢分享

木头 · 发表于 2019-3-8 16:16:53

感谢分享~

hehuachangkai · 发表于 2019-3-8 16:45:49

dfe ffe啊

hfuttcy · 发表于 2020-7-26 11:38:05

学习了

aimu_wl · 发表于 2021-4-4 21:27:51

学习了

aimu_wl · 发表于 2022-4-10 00:38:25

MARK!

myl · 发表于 2022-7-10 00:36:38

peterlin2010 发表于 2017-3-16 20:12
PI (Phase Interpolator)-Based. CDR

THANK YOU

Thanks a lot!!!

2277454768 · 发表于 2023-10-17 12:41:43

eleven111aaa 发表于 2017-3-20 17:18
感谢组织将此贴列入精华
关于这个问题，我重新思考了一下，总体说来，CDR环路是一个低通的环路，幅频特性 ...

如何得知数据和时钟是相同的抖动呢？

CANKAOXI · 发表于 2024-1-4 21:17:32

MARK!

[讨论] 说说我对CDR抖动传输和抖动容忍的理解，欢迎指正！

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