异步复位 寄存器

mokang0421

最近在看一遍文章：


寄存器B的异步复位端,  显然这样做不好， 我认为 combA的毛刺可能会多次异步复位。

文章中分析说：   在计算timing时，RegA的输出Qa ---> RegC的输入之间的timing，应该是combA+combB.但综合时会被 在 regB处截断.
假设 clk -p  10ns    combA=2ns   combB=8ns ,  就应该会有violation。但综合时候,被截断成2ns   、8ns   就不会报出来.


但是我觉得 异步复位源头，一定要用干净的 ，比如从寄存器打拍出来的，这样combA 约等于0。 就不会有时序的问题。


现在，是按照 文章中观点：  只有 initial_pin才能连接到  寄存器的异步端。 除此之外，其他中间信号都不能，是作为（Rule) 来要求的。
可是在现实中，我也会 使用寄存器值  连到另外一个异步端。


所以想问问，目前都是怎么用的？  

mokang0421

没有人吗?  
想问的问题,再描述清晰点.
寄存器async_rstn端所连的信号，一般有什么要求吗？  只要是干净无毛刺就可以吗？

mokang0421

论坛真没啥人气啊.

mokang0421

楼主,这是什么问题.弄得我们都不知道你在说什么.
赶紧转行吧,连基础都不牢固

jasonjiejun

这个应该没什问题，STA会检查RegB的异步reset和 recovery and removal timing

杰克淡定

回复 2# mokang0421


   接到异步复位端的信号，干净无毛刺是最基本要求。如果还有recovery and removal timing的需求，那就将异步复位信号使用clk同步之后再接到复位端。来自于异步时钟域的信号接到异步复位端，STA是不会检查recovery and removal timing的。

14425324

这种设计有问题，一般不推荐使用，风险很高，Lint估计都过不了

iaievjtjt

这种电路不是很常见吗？
比如DFF B既需有hw复位，又需有sw复位。那么DFF A就是sw复位的寄存器，DFF A后面就是hw复位、sw复位和scan_mode的组合逻辑。
而且A和B是同一个clock， STA检查reset pin的rec/rem就可以列。

yunzhiyingly

回复 8# iaievjtjt


  你说的没错，但是对于软复位来说，一般都是软件去配置，通过什么去配置呢，一般是APB的总线，当APB配置了软复位后，也就是说配置到了寄存器中，也就相当于图中A寄存器，这时候一般都是直接将Qa接到需要用到软复位的模块中去，中间要求是不能有组合逻辑的，如果软复位的时钟，也就是APB的CLK与需要用到软复位的模块的时钟是异步的话，中间还需要进行同步。个人理解，求大神勿喷！！！

yuxueqiu123

楼主这幅图的问题应该是在C寄存器的时序无法保证啊，B被复位时C寄存器可能存在Setup/hold问题