在encounter中import design后只有pad没有core

小雨yvc

现在刚刚学习数字后端，所以写了一个最简单的四位计数器想熟悉一下流程。首先例化之后进行DC，然后在用encounter导入后出现只有pad没有core的情况。请问有没有大神能帮帮我！



我的verilog代码是：
module top_test1(Clock, Reset, Cnt);

input Clock;
input Reset;

output [3:0]Cnt;

wire top_Clock, top_Reset;
wire [3:0]top_Cnt;

test1 u1(.Clock(top_Clock),.Reset(top_Reset),.Cnt(top_Cnt));

PICCH4 PAD_CLK( .INCORE(top_Clock), .PAD(Clock));
PICCH4 PAD_RESET( .INCORE(top_Reset), .PAD(Reset));

POT16 PAD_CNT_0( .PAD(Cnt[0]), .OUTCORE(top_Cnt[0]));
POT16 PAD_CNT_1( .PAD(Cnt[1]), .OUTCORE(top_Cnt[1]));
POT16 PAD_CNT_2( .PAD(Cnt[2]), .OUTCORE(top_Cnt[2]));
POT16 PAD_CNT_3( .PAD(Cnt[3]), .OUTCORE(top_Cnt[3]));

endmodule


module test1(Clock, Reset, Cnt);

input Clock;
input Reset;

output [3:0]Cnt;

wire Clock, Reset;
reg [3:0]Cnt;


always@(posedge Clock)
begin
if(!Reset)
Cnt <= 4'b0;
else
Cnt <= Cnt + 1'b1;
end

endmodule



这是DC综合后的代码：
module top_test1 ( Clock, Reset, Cnt );
  output [3:0] Cnt;
  input Clock, Reset;
  wire   top_Clock, top_Reset;
  wire   [3:0] top_Cnt;

  test1 u1 ( .Clock(top_Clock), .Reset(top_Reset), .Cnt(top_Cnt) );
  PICCH4 PAD_CLK ( .PAD(Clock), .INCORE(top_Clock) );
  PICCH4 PAD_RESET ( .PAD(Reset), .INCORE(top_Reset) );
  POT16 PAD_CNT_0 ( .OUTCORE(top_Cnt[0]), .PAD(Cnt[0]) );
  POT16 PAD_CNT_1 ( .OUTCORE(top_Cnt[1]), .PAD(Cnt[1]) );
  POT16 PAD_CNT_2 ( .OUTCORE(top_Cnt[2]), .PAD(Cnt[2]) );
  POT16 PAD_CNT_3 ( .OUTCORE(top_Cnt[3]), .PAD(Cnt[3]) );
endmodule


module test1 ( Clock, Reset, Cnt );
  output [3:0] Cnt;
  input Clock, Reset;
  wire   N7, N8, N9, N10, n5, n6, n7, n8, n9, n10, n11;

  DFPSYNCHQ1 \Cnt_reg[0]  ( .D(1'b0), .S(N7), .CK(Clock), .Q(Cnt[0]) );
  DFPSYNCHQ1 \Cnt_reg[1]  ( .D(1'b0), .S(N8), .CK(Clock), .Q(Cnt[1]) );
  DFPSYNCHQ1 \Cnt_reg[2]  ( .D(1'b0), .S(N9), .CK(Clock), .Q(Cnt[2]) );
  DFPSYNCHQQB1 \Cnt_reg[3]  ( .D(1'b0), .S(N10), .CK(Clock), .Q(Cnt[3]), .QB(
        n5) );
  IN01D0 U11 ( .A(Reset), .YN(n6) );
  XN02D1 U12 ( .A(Cnt[2]), .B(n8), .Y(n7) );
  XN02D1 U13 ( .A(Cnt[1]), .B(Cnt[0]), .Y(n9) );
  AOI12D1 U14 ( .A1(n10), .A2(n11), .B(n6), .YN(N10) );
  AOR21D1 U15 ( .A1(Cnt[2]), .A2(n8), .B(n5), .Y(n10) );
  AN02D1 U16 ( .A1(Cnt[1]), .A2(Cnt[0]), .Y(n8) );
  ND03D1 U7 ( .A1(Cnt[2]), .A2(n5), .A3(n8), .YN(n11) );
  NR02D1 U8 ( .A1(n7), .A2(n6), .YN(N9) );
  NR02D1 U9 ( .A1(n9), .A2(n6), .YN(N8) );
  NR02D1 U10 ( .A1(Cnt[0]), .A2(n6), .YN(N7) );
endmodule