新手请教FPGA端SRIO的自环测试

hqlingo

刚刚接触SRIO，想请教一下VIVADO15.4生成SRIO GEN2后如何进行自环测试，看了很多资料，也看了example，还是没思路写SRIO的自环模块，求大神帮帮忙

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那个loopback端口可以配置不同的值，对应不同的环回，具体值你参考datasheet里面的描述吧，你可以先用内环，端口例化是写定值，或者就是用vio控制，但是vio控的话加chipscope比较麻烦，要手动加信号到ila，都可以的，内环可以不用外面接光纤

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你仔细看看SRIO的datasheet，里面有一个端口是可配置自环回测试的，有四种环回模式，就是内环和外环，具体是哪个端口，时间久了我不太记得了

hqlingo

找到那个LOOPBACK了，那该怎么写了，刚接触FPGA一段时间，还不怎么回。

hqlingo

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   找到那个LOOPBACK了，那该怎么写了，刚接触FPGA一段时间，还不怎么写，浪费了很多时间，能不能帮帮忙告诉一下思路。谢谢！

hqlingo

回复 2# 285940684

请问一下，外环是哪条Tx与Rx相连接呢？我还没有找到，需不需要example那个例子呢？

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FPGA高手设计实战真经100则那本书里有一个图讲到了环回点，应该也是从datasheet上copy下来的，你可以参考一下，SRIO可以在源端也可以在宿端环回，我只用过源端环回，光纤直接接起来就不需要设环回了，不过ID要对上

hqlingo

回复 7# 285940684


   我去看一下，谢谢你的帮助！非常感谢！

qiurijian

知道怎么弄了没？我看那个lookback,根本没有详细讲啊，就一段话，跟没说一样，只是说可以做什么，就是没说怎么做，我用的是vivado 2016/3,是不是这个的问题。example design我也看不太懂，大面上不懂，就很难看得懂细节，仿真也仿不出什么东西来，example design中核心的文件就四个吧，quick_start就是说的maitence tranctions,还有就是请求模块，回应模块，再加上ip核，quick_start 是弄一堆数据发送，请求的模块也是弄一堆数据发送，他们不冲突吗，有人能给讲讲各个模块是具体干什么吗？讲的时候有机的把他们链接起来讲就最好不过了。大面上我不知道example design怎么协调工作，各个模块连接不起来，看起代码来也不方便，以为例子给的内容太多了，保罗了太多的东西，结果搞得我看不懂，各种的状态寄存器。不做改动的仿真，也仿不出东西来，另外网上关于srio的具体的内容太少了，我指的是简单的历程，知道的，帮我一下吧，我提问过好几次了，都没有人给回复，但是自己确实是不会用这个ip核，都快崩溃了。

qianleikuihai

不知道你的问题解决没有。关于用example design仿真，耐心等待仿真结果。开始的时候，我的Port initialized和link initialized也一直为底，后来我耐心地等待了半个小时多吧，才看到Port initialized和link initialized变为高（用笔记本仿真，可能很慢），此时仿真时间显示为122us。等待仿真自己结束，你能看到srio_tx/srio_rx上有数据的。