FPGA工程师是否一定需要学习systemverilog

姚小菜在路上123 · 发表于 2016-11-17 19:36:09

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群里各位大侠，小弟刚开始接触FPGA，用的是verilog,一直听说有人用systemverilog写testbench，我想咨询一下，现在FPGA工程师是不是都用systemverilog写测试程序啊？

alex_leexiao · 发表于 2016-11-18 08:30:26

SV功能强大，好写代码，可以学学。

wangcaibaobao9 · 发表于 2016-11-18 11:09:48

本帖最后由 wangcaibaobao9 于 2016-11-18 11:24 编辑

新人求问：systemverilog和UVM是什么关系

ltshan · 发表于 2016-11-18 11:19:51

回复 3# wangcaibaobao9
UNM？应该是UVM吧
UVM就是更加抽象的开源库，用systemverilog实现的。做DV时可以直接调用其API 来搭建测试验证平台。

ltshan · 发表于 2016-11-18 11:22:25

回复 1# 姚小菜在路上123

如果设计不复杂，也可用verilog来写简单的testbench啊。如果你是fpga设计工程师，重心还是放在写可综合的verilog把。

wangcaibaobao9 · 发表于 2016-11-18 11:24:22

回复 4# ltshan
是UVM 受教受教

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