悬赏1000￥求助，cyclone IV，怎样才能从普通IO输入时钟到内部PLL

fzfh1219 · 发表于 2016-11-12 23:16:01

产品使用的是cyclone IV器件，而且已经批量，之前使用的是前端板卡输过来的时钟信号，但发现前端板卡的时钟信号不稳定，因此想外接一个有源晶振，但板子上专用时钟引脚又都接地了，而且是BGA封装，无法飞线，只有普通IO能飞线连接上。请教大家，有没有什么办法能将普通IO输入的时钟信号连接到内部PLL的输入上？帮忙给出来有效对策的朋友，悬赏1000￥以表谢意

冲出藩篱 · 发表于 2016-11-13 08:20:21

The pLL input port is fed by a pin-driven dedicated GCLK, or through a clock control block if the clock control block is fed by an output from another
PLL or a pin-driven dedicated GCLK. An internally generated global signal cannot drive the PLL.
没有办法做到。因为没有内部的走线。
想别的办法吧，看看能不能增强前面板卡送过来时钟信号的驱动能力，减少点板上的衰减，或许能够减少些抖动的影响。

sme-ic · 发表于 2016-11-13 20:44:08

altera不知道，xlilinx是很简单，加一个BUFG就将普通信号变成时钟信号了。

freshair_eet · 发表于 2016-11-14 11:43:54

没办法，重新布PCB吧。

njithjw · 发表于 2016-11-14 22:04:53

可以考虑使用普通IO输入时钟，在FPGA内部IOB模块后立刻做时钟域转换，由普通IO所在的时钟域转换到FPGA的全局时钟上去。
同时跨时钟域部分的电路做位置约束

twxt · 发表于 2016-11-29 13:55:45

PCB
PCB

twxt · 发表于 2016-11-29 13:56:45

PCB
PCB

dogbear2245 · 发表于 2017-1-20 14:50:07

这个钱看来是没法拿了

xy131368 · 发表于 2017-1-20 16:05:58

PLL的输入只能是专用时钟pin，内部产生的时钟都不能直接连接PLL的。
楼主最后是如何解决的？

lyc3981714641 · 发表于 2017-1-23 13:48:30

前端板卡输出的是多高的时钟信号？我觉得楼主还是把精力放在解决如何将前端时钟变得稳定上吧

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