求助xilinx kintex70T map问题。

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大家好，最近遇到一个难题。这几天在进行xilinx  k7   接口调试，单独调试完4x PCIE 和 2x的SRIO  和 2个1x的SRIO核三个工程，都没问题。现在想将4个ip核整个到一个工程中，并编写switch将数据进行PCIE与SRIO转发，在map的时候报错。错误信息如下：


ERRORlace:543 - This design does not fit into the number of slices available
   in this device due to the complexity of the design and/or constraints.

   Unplaced instances by type:

     LUT    244 (4.6)
     FF    111 (11.3)

   Please evaluate the following:

   - If there are user-defined constraints or area groups:
     Please look at the "User-defined constraints" section below to determine
     what constraints might be impacting the fitting of this design.
     Evaluate if they can be moved, removed or resized to allow for fitting.
     Verify that they do not overlap or conflict with clock region restrictions.
     See the clock region reports in the MAP log file (*map) for more details
     on clock region usage.

   - If there is difficulty in placing LUTs:
     Try using the MAP LUT Combining Option (map lc area|auto|off).

   - If there is difficulty in placing FFs:
     Evaluate the number and configuration of the control sets in your design.

   The following instances are the last set of instances that failed to place:

   0.
   x1_srio_example_top_inst/srio_dut_inst/srio_wrapper_inst/top_inst/U0/log_core
   _inst/log_top_inst/maint_block_enabled_gen.log_maint_inst/lrm_ur_read_lock
   (size: 3)
      LUT
.........................
   99. FF
   x1_srio_example_top_inst1/srio_dut_inst/srio_wrapper_inst/top_inst/U0/buf_cor
   e_inst/buf_top_inst/buf_tx_inst/next_read_tag_q<4>
        driver: MMCM srio_clk_inst/srio_mmcm_inst @ MMCME2_ADV_X0Y0
        CLOCKREGION_X0Y0, CLOCKREGION_X1Y0
   看错误提示可能是资源不够，但是我看了下独立三个工程的话资源应该是完全够的。一下是整个后map的报告：

Interim Summary
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Slice Logic Utilization:
  Number of Slice Registers:                27,146 out of  82,000   33%
    Number used as Flip Flops:              27,146
    Number used as Latches:                      0
    Number used as Latch-thrus:                  0
    Number used as AND/OR logics:                0
  Number of Slice LUTs:                     24,530 out of  41,000   59%
    Number used as logic:                   24,021 out of  41,000   58%
      Number using O6 output only:          18,740
      Number using O5 output only:             683
      Number using O5 and O6:                4,598
      Number used as ROM:                        0
    Number used as Memory:                     457 out of  13,400    3%
      Number used as Dual Port RAM:            228
        Number using O6 output only:            24
        Number using O5 output only:            15
        Number using O5 and O6:                189
      Number used as Single Port RAM:            0
      Number used as Shift Register:           229
        Number using O6 output only:           229
        Number using O5 output only:             0
        Number using O5 and O6:                  0
    Number used exclusively as route-thrus:     52
      Number with same-slice register load:      0
      Number with same-slice carry load:        52
      Number with other load:                    0

Slice Logic Distribution:
  Number of LUT Flip Flop pairs used:       36,711
    Number with an unused Flip Flop:        11,293 out of  36,711   30%
    Number with an unused LUT:              12,181 out of  36,711   33%
    Number of fully used LUT-FF pairs:      13,237 out of  36,711   36%
    Number of unique control sets:           1,087
    Number of slice register sites lost
      to control set restrictions:           3,864 out of  82,000    4%

  A LUT Flip Flop pair for this architecture represents one LUT paired with
  one Flip Flop within a slice.  A control set is a unique combination of
  clock, reset, set, and enable signals for a registered element.
  The Slice Logic Distribution report is not meaningful if the design is
  over-mapped for a non-slice resource or if Placement fails.
  OVERMAPPING of BRAM resources should be ignored if the design is
  over-mapped for a non-BRAM resource or if placement fails.

IO Utilization:
  Number of bonded IOBs:                        12 out of     300    4%
    Number of LOCed IOBs:                       12 out of      12  100%
    Number of bonded IPADs:                     20
      Number of LOCed IPADs:                    10 out of      20   50%
    Number of bonded OPADs:                     16
      Number of LOCed OPADs:                     8 out of      16   50%

Specific Feature Utilization:
  Number of RAMB36E1/FIFO36E1s:                 49 out of     135   36%
    Number using RAMB36E1 only:                 49
    Number using FIFO36E1 only:                  0
  Number of RAMB18E1/FIFO18E1s:                  0 out of     270    0%
  Number of BUFG/BUFGCTRLs:                     10 out of      32   31%
    Number used as BUFGs:                        8
    Number used as BUFGCTRLs:                    2
  Number of IDELAYE2/IDELAYE2_FINEDELAYs:        0 out of     300    0%
  Number of ILOGICE2/ILOGICE3/ISERDESE2s:        0 out of     300    0%
  Number of ODELAYE2/ODELAYE2_FINEDELAYs:        0 out of     100    0%
  Number of OLOGICE2/OLOGICE3/OSERDESE2s:        0 out of     300    0%
  Number of PHASER_IN/PHASER_IN_PHYs:            0 out of      24    0%
  Number of PHASER_OUT/PHASER_OUT_PHYs:          0 out of      24    0%
  Number of BSCANs:                              0 out of       4    0%
  Number of BUFHCEs:                             0 out of      96    0%
  Number of BUFRs:                               0 out of      24    0%
  Number of CAPTUREs:                            0 out of       1    0%
  Number of DNA_PORTs:                           0 out of       1    0%
  Number of DSP48E1s:                            1 out of     240    1%
  Number of EFUSE_USRs:                          0 out of       1    0%
  Number of FRAME_ECCs:                          0 out of       1    0%
  Number of GTXE2_CHANNELs:                      8 out of       8  100%
    Number of LOCed GTXE2_CHANNELs:              4 out of       8   50%
  Number of GTXE2_COMMONs:                       2 out of       2  100%
  Number of IBUFDS_GTE2s:                        2 out of       4   50%
    Number of LOCed IBUFDS_GTE2s:                1 out of       2   50%
  Number of ICAPs:                               0 out of       2    0%
  Number of IDELAYCTRLs:                         0 out of       6    0%
  Number of IN_FIFOs:                            0 out of      24    0%
  Number of MMCME2_ADVs:                         2 out of       6   33%
    Number of LOCed MMCME2_ADVs:                 1 out of       2   50%
  Number of OUT_FIFOs:                           0 out of      24    0%
  Number of PCIE_2_1s:                           1 out of       1  100%
    Number of LOCed PCIE_2_1s:                   1 out of       1  100%
  Number of PHASER_REFs:                         0 out of       6    0%
  Number of PHY_CONTROLs:                        0 out of       6    0%
  Number of PLLE2_ADVs:                          0 out of       6    0%
  Number of STARTUPs:                            0 out of       1    0%
  Number of XADCs:                               0 out of       1    0%


Design Summary
--------------
Number of errors   :   2
Number of warnings :   4

Section 1 - Errors


请大神们，帮忙支支招，在线等~谢谢