primetime 设置问题，望大神解答(已经解决)

Airlex · 发表于 2016-10-27 17:10:15

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本帖最后由 Airlex 于 2016-10-28 10:08 编辑

用primetime 的read_verilog 命令读取DC产生的网表，网表产生时是使用hierarchy的方式，所以这个文件里面有好几个模块，TOP模块不在第一个位置，读取后发现list_designs 只有网表里的第一个module，其他都没有读进来，请教下原因和如何解决?(DC取消hierarchy就算了，因为有时确实需要保持结构)

杰克淡定 · 发表于 2016-10-27 18:01:08

read_verilog 命令读网表文件名，不是模块名。一个网表文件可以包含全部模块。

Airlex · 发表于 2016-10-28 09:35:16

回复 2# 杰克淡定

恩，确实read的是文件的名字，用模块名字命令会报错的，不过找到一个可能的原因，但不知道如何解决：read_verilog后用list_designs还可以看到所有的模块名，但是link_design $TOP 后，在list_designs里就只能看到一个模块了，貌似link顶层时候，没有把其他的自模块一并Link进来，这个如何解决哈？

Airlex · 发表于 2016-10-28 09:58:36

找到原因了，其他新手也可以看下哈，我不仅设置了link_path还设置了link_library，结果link_path就失效了，直接定向使用了link_library的库文件，link_design $TOP的时候用到的子模块虽然在read_verilog的网表文件里都有，但工具只搜索了Link_library里的东西，link_path下的东西没有找，所以子模块都成黑盒子了;

Airlex · 发表于 2016-10-28 10:05:04

引申出一个primetime的设置原理，为何link_path一定要写成link_path "* XXX.db YYY.db"，为何一定要有这个 "*"，原因应该就是*表示内存中已经存在的东西，比如read_verilog时候读入进来的子模块信息，这些信息在内存中，不在XXX.db等库中，所以不用*就会丢失这部分东西;

jishuya · 发表于 2022-10-20 21:45:15

我也遇到了一样的问题，感谢楼主解答。多谢

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