FPGA中如何得到一个输入时钟的2分频同步时钟

yyz1988 · 发表于 2016-10-13 11:00:09

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我用的FPGA为Spartan6, 用verilog语言， FPGA输入一个rx_clk时钟，如何得到一个与rx_clk相位同步的2分频的时钟呢？就是得到的输出时钟的频率为输入时钟频率的二分之一，我用Clocking IP核做了一个二分频的时钟，但是好像输入和输出的时钟相位不是同步的，不知道还有没有什么好办法？

诠释幸福 · 发表于 2016-10-13 11:02:57

自己写个分频模块试试！！很简单的样子

yyz1988 · 发表于 2016-10-13 14:24:46

回复 2# 诠释幸福
不是那么简单的，要求输入输出的时钟相位是同步的，这个很难做到，

grooprince · 发表于 2016-10-13 19:02:15

always  @(posedge rx_clk)
  if(reset)
tx_clk  <=  1'b0  ;
  else
tx_clk  <=  ~tx_clk ;

vigorkylin · 发表于 2016-10-14 14:45:15

IP核，一路输入，你用两路输出啊，分别是原频率时钟和二分频的时钟，如果出来的还是相位不同步你也可以调节里面的参数使误差最小

yyz1988 · 发表于 2016-10-14 16:10:55

回复 5# vigorkylin
由于有与输入时钟同步输入的数据，所以必须要求输出的二分频时钟与输入是同步的。

vigorkylin · 发表于 2016-10-16 13:05:47

回复 6# yyz1988

那你也可以用PLL出来跟输入同频率的那个时钟把数据打一拍子啊

xtwl_tpcl · 发表于 2016-10-17 10:20:17

分频还是用PLL比较合适

cnwnbb · 发表于 2016-10-18 15:47:20

用这个时钟写个计数器就可以了，4楼代码都贴出来了

fascinate_lyd98 · 发表于 2016-10-18 17:03:53

由于有与输入时钟同步输入的数据，所以必须要求输出的二分频时钟与输入是同步的??
给我的感觉是，用个fifo就解决了，而且最好需要用fifo.

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