altera DDR3 UNIPHY硬核控制读操作

飞鱼的世界 · 发表于 2016-8-30 19:26:19

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主要参数

uniphy hard ipcore侧:

memory clock 300Mhz

total interface width 32:所使用的DDR3总位宽为16bits容量为512MB,扩展到1GB故为32bits

full rates ，burst size :128 ，DQ width:64bit

Avalon-MM侧：data width 64 ，clock:125Mhz

详细：读操作时，第一次读指令发出ipcore响应读出DDR3中对应地址数据；交叉写操作(正常)；第二次读指令及之后的读指令发出，ipcore没有响应(cs_n、ras_n、cas_n、we_n、mem_ba、mem_a没有变化),如图

file:///C:\Users\123\AppData\Local\Temp\msohtmlclip1\01\clip_image002.png

求大神指点~~~~~~~~~~~

飞鱼的世界 · 发表于 2016-8-30 20:02:06

自己顶一个，不然都沉到底了

ever4ever · 发表于 2016-8-31 08:53:56

楼主可以留个Q或者邮箱么？

飞鱼的世界 · 发表于 2016-8-31 09:54:54

回复 3# ever4ever

Q 1391372201

t28user · 发表于 2016-9-2 12:35:43

看一看，是不是在refresh時間內。

飞鱼的世界 · 发表于 2016-9-5 10:56:28

回复 5# t28user

谢谢你的回复~~
不是在刷新时间内
仿真波形图

（1）
是本应在上一次写操作中出现，数据被写入，

-------我觉得这是一个问题点，突发写操作本应一次将数据全部写入，但被之后的读操作打断

（2）
写操作前的预充电，打开新的bank行前的正常操作

（3）
Avalon侧向IPcore发送读信号后，cke，dm，odt三个信号时正常的

飞鱼的世界 · 发表于 2016-9-8 17:52:36

更新：调试DDR3软核读写正常，同样的时钟和数据位宽，软核为half-rate模式，硬核为full-rate模式

飞鱼的世界 · 发表于 2016-9-13 19:22:57

问题已找到并解决，回来附帖收尾。
Avalon-MM协议中，一次突发写操作过程中，waiterequest_n(local_ready)拉低写操作被打断waiterequest_n拉低时表示从机没有准备好接收来自主机的命令，所以主机发送的write，data,size等信号要保持，直到waiterequest_n拉高从机开始接收并有效至本次突发写操作完成。

总结：
控制协议虽然不难，但也要牢记；
问题定位，问题定位，问题定位·········

诠释幸福 · 发表于 2016-9-13 22:57:17

只有看看的份

[求助] altera DDR3 UNIPHY硬核控制读操作

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