PLL使用XOR作为鉴相器后无法锁定

shadow_cuk · 发表于 2016-8-23 16:06:04

贴个电路图和每个节点波形吧对着空气怎么讨论呢

最初的梦想 · 发表于 2016-8-23 17:23:35

回复 11# shadow_cuk

首先是参考频率的波形

然后是分频器的输出波形

两者经过XOR之后变为

最后对应的vc波形为

呈现了无法锁定的状态，我用的XOR就是一个异或门

最初的梦想 · 发表于 2016-8-23 17:26:56

参考频率的好像没发上，就是理想的vpulse信号

shadow_cuk · 发表于 2016-8-23 17:44:36

本帖最后由 shadow_cuk 于 2016-8-23 20:05 编辑

假设你的xor有足够的驱动能力来驱动后面的lpf，从波形上来看，ref参考频率10Mhz，simulink上标的rc时间常数是5.21n，如果电路上也是这个值的话，那么这个lpf的-3db带宽是31Mhz？

最初的梦想 · 发表于 2016-8-24 09:30:53

回复 14# shadow_cuk

参考频率是12MHz，对于lpf，主要还是后面的零阶保持器，采样频率为12MHz，对应的3dB带宽是5.2MHz，前面的5.2ns那块对环路的影响比较小，基本可以忽略。结构就是一个XOR，一个零阶保持器，然后就是vco+divider，整数分频。
对于XOR我用的尺寸已经比较大了，60u/400n左右的级别，但是还是感觉经过XOR后信号的上升与下降都需要较长的建立时间，还是驱动能力不太够？这个会影响到整个PLL的锁定么

最初的梦想 · 发表于 2016-8-24 09:34:48

simulink仿真环路的相位裕度为28度，虽然稍微小了些，但是应该不会是因为这个问题导致无法锁定吧？

shadow_cuk · 发表于 2016-8-24 09:48:44

这个环路的open loop bw和dominant pole是多少呢

最初的梦想 · 发表于 2016-8-24 14:43:31

回复 17# shadow_cuk

开环的单位增益带宽是3.9MHz

shadow_cuk · 发表于 2016-8-24 19:48:17

书上都会讲gbw要小于参考频率的1/10
可以考虑xor输出加buffer缓冲
另外很好奇你的simulink上xor后面有个增益级1.8,这个怎么来的
不知道你的一阶rc滤波怎么取值的,lpf的截止频率不是远远小于12Mhz的话怎么能把Vc上的纹波滤掉呢

shisq123 · 发表于 2016-8-25 08:43:51

谢谢分享

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