在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2042|回复: 2

[求助] 求助:BUFG引入延时

[复制链接]
发表于 2016-7-23 10:31:21 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
大侠们好,有问题需要大家帮助

我现在用的XILINX virtex-II(xc2v3000-4)FPGA,我的设计中使用了一个BUFG,它的延时是多少?我找了DATASHEET和UG,都只说它怎么用,没找到它引入延时的地方,哪位大神指点下我哪里能找到?

再就是,我用的是XST综合器,记得原来用synplify的时候,可以看见网表,且网表中标明了模块引入延时。在ISE中用XST时,没看到这个功能,点最后的静态时序分析也只能看到一个约束是否满足,哪里可以找到网表,并指示模块延时时间?

谢谢大家看我的入门级问题,劳烦知道的大神知道下我,谢谢!
发表于 2016-7-25 09:52:38 | 显示全部楼层
经过BUFG肯定是有延迟的,不明白你为什么非要知道这个,全局钟的重点是BUFG以后你可以认为该时钟信号到所有触发器的延迟都一样(差别小到可以忽略)。
发表于 2016-7-25 21:06:34 | 显示全部楼层
现在还用V2?国产的吧?
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-25 12:07 , Processed in 0.015866 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表