求助：BUFG引入延时

amabag · 发表于 2016-7-23 10:31:21

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大侠们好，有问题需要大家帮助

我现在用的XILINX virtex-II（xc2v3000-4）FPGA，我的设计中使用了一个BUFG，它的延时是多少？我找了DATASHEET和UG，都只说它怎么用，没找到它引入延时的地方，哪位大神指点下我哪里能找到？

再就是，我用的是XST综合器，记得原来用synplify的时候，可以看见网表，且网表中标明了模块引入延时。在ISE中用XST时，没看到这个功能，点最后的静态时序分析也只能看到一个约束是否满足，哪里可以找到网表，并指示模块延时时间？

谢谢大家看我的入门级问题，劳烦知道的大神知道下我，谢谢！

huster · 发表于 2016-7-25 09:52:38

经过BUFG肯定是有延迟的，不明白你为什么非要知道这个，全局钟的重点是BUFG以后你可以认为该时钟信号到所有触发器的延迟都一样（差别小到可以忽略）。

arccosx · 发表于 2016-7-25 21:06:34

现在还用V2？国产的吧？

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