请指教：编译xilinx的器件库 出错

Lydia_yy

ISE8.2i和Modelsim仿真器，用如下命令编译xilinx的仿真库
compxlib -s mti_se  -arch all  -l verilog -w -lib all
结果出现下面一堆错误，请大虾们指教：

# --> Compiling verilog unisim library
#     > Unisim compiled to E:\Xilinx\verilog\mti_se\unisims_ver
#     > Log file E:\Xilinx\verilog\mti_se\unisims_ver\cxl_unisim.log generated
#     > Library mapping successful, setup file(s) modelsim.ini updated
#
# compxlib[unisims_ver]: 18 error(s), no warning(s)



# --> Compiling verilog simprim library
#     > Simprim compiled to E:\Xilinx\verilog\mti_se\simprims_ver
#     > Log file E:\Xilinx\verilog\mti_se\simprims_ver\cxl_simprim.log generated
#     > Library mapping successful, setup file(s) modelsim.ini updated
#
# compxlib[simprims_ver]: 29 error(s), no warning(s)




# --> Compiling verilog XilinxCoreLib library
#     > XilinxCoreLib compiled to E:\Xilinx\verilog\mti_se\XilinxCoreLib_ver
#     > Log file E:\Xilinx\verilog\mti_se\XilinxCoreLib_ver\cxl_XilinxCoreLib.log generated
#     > Library mapping successful, setup file(s) modelsim.ini updated
#
# compxlib[XilinxCoreLib_ver]: 209 error(s), 30 warning(s)




# --> Compiling verilog smartmodel(simprim) library
#     > unable to parse initialization file. Check if the
#       file modelsim.ini is present in the current directory
#       with read/write permissions
#     > SWIFT Interface configuration procedure failed
#     > Simprim Smart-Models compiled to E:\Xilinx\verilog\mti_se\simprims_ver
#     > Log file E:\Xilinx\verilog\mti_se\simprims_ver\cxl_smartmodel.log generated
#     > Library mapping successful, setup file(s) modelsim.ini updated
#
# compxlib[smartmodel]: 4 error(s), no warning(s)

尤其在编译[XilinxCoreLib_ver]: 出错最多，求救？

Lydia_yy

顶起来
请大虾们指点迷津

wice3

原帖由 Lydia_yy 于 2007-6-8 10:36 发表
ISE8.2i和Modelsim仿真器，用如下命令编译xilinx的仿真库
compxlib -s mti_se  -arch all  -l verilog -w -lib all
结果出现下面一堆错误，请大虾们指教：

# --> Compiling verilog unisim library
#  ...

查看*.log 的内容，看看具体是什么错误

Lydia_yy

查看compxlib.log文件，看到下面的结论。不过好像没有编译Verilog相应的库，刚刚入门不是很懂，把文件compxlib.log附上，请大虾们指教，谢谢




*                         COMPILATION SUMMARY                            *
*                                                                        *
*  Simulator used: mti_se                                                *
*  Compiled on: Fri Jun 08 11:26:37 2007                                 *
*                                                                        *
**************************************************************************
*     Library      |  Lang   |  Mapped Name(s)   | Err#(s)  |  Warn#(s)  *
*------------------------------------------------------------------------*
*  smartmodel      | verilog | unisims_ver        |   0         |   0          *
*------------------------------------------------------------------------*
*  unisim          | vhdl     | unisim                   |   0         |   6          *
*------------------------------------------------------------------------*
*  simprim         | vhdl    |   simprim               |    0         |   0          *
*------------------------------------------------------------------------*
*  XilinxCoreLib   | vhdl    | XilinxCoreLib          |    0         |   5          *
*------------------------------------------------------------------------*
*  smartmodel      | vhdl    | unisim                 |     0        |   0          *
*------------------------------------------------------------------------*
*  smartmodel      | vhdl    | simprim               |    0        |    0          *
*------------------------------------------------------------------------*
*  abel              | vhdl    | aim, pls                  |    0        |    0          *
*------------------------------------------------------------------------*
*  cpld              | vhdl    | cpld                       |    0        |   0          *
*------------------------------------------------------------------------*

luyuntao

怎么还用这么低版本的ise？xilinx的软件水平实在不敢恭维。
低版本的容易出问题，尽早升级吧