如何理解虚拟引脚virtual pin？virtual占用LE吗

xylion

virtual pin

如图所示，右边那一列就是设置virtual pin之后生成的，但是在综合报告里，virtualpin并没有增加资源，只是能在chipplanner里看到多了一些LE。

我这是一个中间模块，输出128bit，当把128bit设置自动分配引脚时，时序仿真时看到的引脚的输出了，因为走线的原因，结果跟实际相差很大，于是我就把这128bit的寄存器设计成了virtual，但是多出了图中右边的东西，那么我仿真的时候，是不是就是仿的右边的输出了？？


有两个问题：
1，如果我想着直接看到寄存器regout端口（就是q端口，不是pad接口的输出）的输出，应该怎么设置？？

2，如果才用这种virtualpin，是不是可以规划一下virtualpin的LE？？不知道自己理解的对不对。