《锁相环从入门到进阶到放弃》

胭脂盗

自从2016.06.26在eetop上发了《锁相环从入门到进阶到放弃》的帖子至此已经约五个半月了，也就是从那个时刻开始着手进入锁相环的学习环节。当然在这五个半月中间，除去暑假回家和出差等等花去一个半月，总共在这个项目中投入了4个月，完成了第一阶段--建模，第二 阶段--电路设计，到目前为止，PFD、CP、Divider、VCO整数分频锁相环的所有基本模块的基本电路敲定，环路锁定。
        下面进入第三阶段--电路性能优化，虽然基本电路出来了，能够锁定，但是预估性能还是距离目标差很远的。所以整个第三阶段尤为重要，如果说第二阶段的电路设计更多的是学习基本知识，而第三阶段更多是注重思考，很多细节问题将暴露出来。应该说，这一阶段的任务会更加艰巨的。
         第三阶段--电路性能优化细分任务：
        1、根据目前电路的噪声做整个pll的相位噪声拟合
        2、寻找突破口，也就是找到需要优化的模块
        3、前仿tt工艺角性能达标后，进行其他工艺角仿真
        4、前仿所有工艺角达标后，进行版图设计
        5、根据后仿结果，优化电路以及版图
与第三阶段还有一些并行任务
        1、整理设计的宽带vco的内容，完成专利申请
        2、整理之前的频率合成器VerilogA建模的内容，完成一篇水文
       
        前一阶段暴露的问题
        1、本身电路中，能用到模电的知识并不是很多，其中PFD和分频器基本全是触发器，以及用数字方法设计的电路。电荷泵用了最简单的电流镜，vco最基本的交叉耦合。期间没有涉及到一个放大器的设计，所以在接下来的设计中，要刻意引用更多模拟模块，以便对模拟电路更深更全的学习。
        2、对于基础知识的学习过程中，需要更多的回归书本，而不是去找一大堆论文，以后要提醒自己寻找更合适的资料。
        3、在帖子中，曾许诺要一周一次分享与讨论学习过程中的问题，然而之后并没有做好这一点，以后要更多的整理记录学习的内容，及时在eetop上分享与讨论。

胭脂盗

前天把Divider的电路设计完，替代了原本VerilogA模块，跑了一下环路，结果很意外，直接就锁定了。之后改变分频比，出现了不能锁定的现象，马上根据问题解决了多模分频器的一个bug。比预想的情况还是好很多，原本以为替换完电路之后，要花个好几天来调试电路才能锁定。没想到不需要怎么调试电路。这说明了建模真的很重要啊！！！

huangniuniu

PLL花了二个月份，做会。

胭脂盗

回复 112# huangniuniu

神速啊，你做的指标咋样，我还没测

胭脂盗

下面准备进一步优化电荷泵，感觉这个电荷泵做的很渣

18482100828

回复 114# 胭脂盗 很不错，继续加油

tianle78125

到那一步了啊

03081609

路漫漫其修远兮，吾将上下而求索。楼主加油

Roy-yu

楼主坚持之心，值得赞扬，顶一个

widun

加油！！！