《锁相环从入门到进阶到放弃》

qianchangzhihun

回复 32# 胭脂盗


    楼主建立个PLL 群吧。这样大家都好交流。

18482100828

回复 121# qianchangzhihun


   这个提议不错

胭脂盗

smic18mmrf的电阻在AMS中编译通不过

ncvlog: 09.20-p007: (c) Copyright 1995-2009 Cadence Design Systems, Inc.
file: /home/zhuchaoyong15/simulation/PLL_AMS_MIX/ams/config/netlist/ihnl/PLL_AMS/PLL_AMS_MIX/schematic/verilog.vams

module PLL_AMS.PLL_AMS_MIX:schematic

errors: 0, warnings: 0
ncvlog: Memory Usage - 9.5M program + 9.4M data = 18.9M total
ncvlog: CPU Usage - 0.0s system + 0.0s user = 0.0s total (0.0s, 65.2% cpu)
Successfully compiled ('PLL_AMS' 'PLL_AMS_MIX' 'schematic').
Compilation successful.
ncelab: 09.20-p007: (c) Copyright 1995-2009 Cadence Design Systems, Inc.

Elaborating the design hierarchy:
ncelab: *N,SFEDPL: Deploying new SFE in analog engine.
ncelab: *E,CUTODP: maximum design hierarchy component instance depth (100) exceeded.

   Module instantiation: PLL_AMS_MIX.I45@DIVIDER_1<module>.I0@\8or9_Div <module>.I0@CML_div_1<module>.I3@latch_1<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>.R0@rhrpo<module>
ncelab: Memory Usage - 20.4M program + 611.8M data = 632.2M total
ncelab: CPU Usage - 0.1s system + 0.2s user = 0.2s total (0.2s, 99.8% cpu)
Failed to elaborate ("PLL_AMS" "PLL_AMS_MIX" "config").

胭脂盗

我在网上找到的，有关PLL的交流群。欢迎补充
数模混合IC设计 28804244
PLL芯片设计小组 258034189
Sigma-Delta ADC/DAC/PLL 317605756
PLL模数混仿 174283932

nwpupind

mark..........

胭脂盗

关于用AMS时出现smic的rhrpo电阻不能elaborate，可以看http://bbs.eetop.cn/thread-321671-1-1.html

胭脂盗

好久没来更新了，前段时间一直做AFC，陷进去好久，特别是这样数模混合的仿真开始学还是挺麻烦的。因为我的AFC有一部分是Verilog来写的，在混仿的时候还是建议大家采用AMS吧，虽然开始学的时候比spectreVerilog要复杂一点，但是学会之后，功能要强大许多，特别是debug模式来查看数字模块的内部信号。

胭脂盗

好不容易熬到第二阶段了，因为要单独流片VCO，对于单独流片VCO的话，它的辅助电路以及版图布局优化我还是没有经验，希望大神们指点一下

huwe0427

楼主是中科院的？东南的？

chenxiliang

你好：
       有个问题请教下：三阶锁相环，为什么可以用开环传输函数的最大PM，计算滤波器参数。