set_input_daley

杰克淡定

表示无法看懂你的report，没有类似DC的report timing报告显示出路径上每个cell的delay，以及setup要求和clock cycle之类么？

那你就别浪费时间在为什么加的组合逻辑延时这么大问题上了。还是回到自己下的约束问题上，-min设置-0.5是否合理，毕竟这个属于过约束。约束设置多少不是随随便便写的值，你要依据自己的实际情况给。如果说-min设置-0.5是设计必须的，那只能说你的电路达不到这个要求，跑不了这么快。

谁枫而飘

回复 11# 杰克淡定


   好像很有道理