ISE和modelsim SE时序仿真的问题

xylion · 发表于 2016-6-27 10:57:42

回复 8# huster

感谢回复。没怀疑出问题，我写的代码全部是用原语写的，不会被综合掉。
我要看的其实是一个加法器链，从每个XOR门出来的信号。

xylion · 发表于 2016-6-27 11:12:52

回复 7# 杰克淡定

请问您说的 “只能在RTL里调用buffer后设置dont_touch，网表仿真时找到这些buffer就行了”是什么意思啊“
是不是在“View RTL Schematic”里看RTL视图，然后设置什么东西？？

xylion · 发表于 2016-6-27 11:14:00

回复 7# 杰克淡定

还有“这是DC的做法，是否适用FPGA综合还请FPGA行家来回答”
“DC的做法是什么意思”DC直流？？？

xiaoxiong146480 · 发表于 2016-6-27 22:22:16

在定义的信号前面添加原语，如下所示：

(* keep = "true" *) reg [3:0] Count;

xylion · 发表于 2016-6-29 20:32:32

回复 13# 杰克淡定

是的，是改了名字，这个我还是知道的，我之前设计这个值位宽128bit，是不是只能一个一个加进去了？？

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