在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3652|回复: 8

[求助] 一个module中 上升沿和下降沿,一直混用

[复制链接]
发表于 2016-6-1 23:06:51 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
代码中有些寄存器用posedge,有些则用negedge

always @ (posedge i_clk or negedge i_rst_n) begin

.... // reg 1

end

always @ (negedge i_clk or negedge i_rst_n) begin

.... // reg 2

end

这样使用,到底会有什么隐患?

发表于 2016-6-2 08:25:22 | 显示全部楼层
看具体的时序吧,可能DDR采样,可能某些信号得用下降沿采,但是尽量不要这样写
发表于 2016-6-2 09:02:50 | 显示全部楼层
没有特殊原因的话,一般不建议这样做,因为对时钟的占空比有要求。
发表于 2016-6-2 10:01:43 | 显示全部楼层
对时钟的占空比有要求,且如果不同边沿下的D触发器有互采样的话,会导致综合的频率提高一倍
发表于 2016-6-2 10:08:13 | 显示全部楼层
问题不够清晰啊。。。。
发表于 2016-6-2 10:59:42 | 显示全部楼层
这样写的好处是可以提高速度,但是代价是可能会产生时序问题,锁相环产生时钟时,只能保证每个上升沿间隔大致相同,但是下降沿抖动的很严重,而且这种问题通过仿真是看不出来问题的,下到板子上之后才会出现问题,而且还是有时出现问题有时没问题。

若是你的时钟频率本来就很小时,可以采用。
发表于 2016-6-5 13:39:31 | 显示全部楼层
可综合,肯定没问题;
有些专用场合必须这么做,但在一般逻辑设计中尽量不要用双沿,这样会让自己的逻辑产生混乱,可以使用double时钟
发表于 2016-6-5 15:39:34 | 显示全部楼层
除了ddr和时钟控制,不建议这样做
发表于 2016-6-6 00:23:18 | 显示全部楼层
这样用,还有一种可能,只是testbench 或者 某个器件的verilog model
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-22 15:32 , Processed in 0.022459 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表