《通信IC设计》24小时问答

天牛不唱歌

顶！d=====(￣▽￣*)b

jlqsczw_2007

《通信IC设计》24小时问答

感谢eetop站长jackzhang的大力支持，感谢他为本书提供了一个与广大读者进行互 ...
劲华 发表于 2016-5-27 07:29

                               
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      Hello，请教一个问题——
现在AD有不少都是上G的采样率，

即使不用直接混频，而用多相滤波完成下变频，数据率也有五六百兆，

虽然再用CIC和半带滤波器都可以大大降低数据速率，


但是伴随数据的处理时钟速率没变，还是五六百兆。

这对于FPGA来说，时钟还是太高了。

请问怎么处理好？

yitengzeng

粗略看了看书这本书中只介绍了代码的设计没有太多的介绍代码的验证

liture

很想学学IC

qhdldm

回复 1# 劲华

好书！

劲华

回复 70# 南宫恨


    的确写错了，是当时为了通用化，替换时，没有考虑周全。多谢指出。

劲华

回复 82# jlqsczw_2007


    采用多相处理，即每个时钟周期处理1/N,但是有N个并行处理。这在本书中有详细描述。

jlqsczw_2007

回复  jlqsczw_2007


    采用多相处理，即每个时钟周期处理1/N,但是有N个并行处理。这在本书中有详细 ...
劲华 发表于 2016-7-14 17:07

                               
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   谢谢，但是还是没有搞明白，请帮忙再看看。

1）上册书上273页的图2-77，用2.5GHz构造5分频计数器。
这里有疑问，首先FPGA内部逻辑跑不了2.5G，也就没法计数并构造这个信号。
其次，数据已经排列好为低速时钟下的5个数据。
数据已经降速了，还要这个指示信号有什么用？


2）无论用FPGA的iserdes（xilinx的），还是有的高速AD的控制器的IP核，
对高速AD数据进行处理，处理后的数据都是排列好的数据。
例如：2.5Gsps的AD按时钟串行采样5个点，
处理后为500MHz时钟下的并行的五个数据，
这处理后的数据可是在同一个500M时钟下对齐的。


这五路数据要进行下变频、抽取和滤波怎么做？


     1，6，11。。。
     2，7，12，。。。
     3，8，13，。。。
     4，9，14，。。。
     5，10，15，。。。


看教科书上多相处理似乎不能简单地分解为多相，然后叠加就行。
好像应该是有个等效结构的，可分解相位的数目好像和抽取的因子是一样的。
  对吗？


3）这五路数据下变频


  没有分成五路之前的一路高速串行数据做多相滤波下变频——
  I: 1,-3,5,-7,9,-11,......
  Q: 2,-4,6,-8,10,-12,......


  而五路并行的数据分别做多相滤波下变频——
  I1: 1,-11,...
  Q1: 6,-16,...
  I2: 2,-12,...
  Q2: 7,-17,...
  I3: 3,-13,...
  Q3: 8,-18,..
  I4: 4,-14,...
  Q4: 9,-19,...
  I5: 5,-15,...
  Q6: 10,-20,..
   这五路的I和五路的Q分别相加，与上边的一路的I、Q不等价啊。


4） 这五路数据做CIC抽取
   抽取因子和单路的一样就行 ？
    从数学上等价吗？


5） 这五路数据的FIR滤波器


   按照原先一路串行数据时设计好的滤波器把系数分为五组就行？
   最后再叠加？


    滤波器系数也是按照这么排列？系数不足的补零？——
     h1，h6，h11。。。
     h2，h7，h12，。。。
     h3，h8，h13，。。。
     h4，h9，h14，。。。
     h5，h10，h15，。。。

bjy_1975

劲华，您好，能否提供一个联系方式么？谢谢

bjy_1975

劲华,您好，我想单独咨询您，请留个联系方式，我电话给您。谢谢。