锁相环中delta-sigma调制器的LSB dither

danglang

在我看过的论文中，一般都会将LSB的dither加在调制器的输入端，或者是最低位一直为高，或者是输出一个伪随机的数列。在这种情况下，这个dither会被当做调制器的输入，根据调制器的传输函数，它在输出端的表现只是一个延迟。
上面这种理解，对不对呢？

可不可以把这个dither理解为一个增加的白噪声信号？

如果可能的话，把这个信号加在靠近输出端是否可行。就像一般模型分析的那样，将该dither信号视作白噪声，它会被调制器整形，降低其在低频的影响。

各位在设计delta-sigma调制器的时候，这个dither信号一般都怎样处理呢？能说出来的，还希望大家多多指教。

O(∩_∩)O谢谢

danglang

补充几个问题，一般在看论文的时候，都会提到当小数值接近零或者一的时候，DSM的输出会出现不稳定的情况。想知道，这个所谓的“不稳定”具体指的是什么？在时间轴上是如何表现的？在频域内又是如何表现的？O(∩_∩)O谢谢

danglang

顶顶自己的帖子，希望达人过来指点下。O(∩_∩)O谢谢

priestszpku

回复 1# danglang


    为什么要加 dithering？？我的感觉是，DSM出来的数据随机性还是差，加入dithering的目的是让它更加随机；
dithering存在，必须要能影响到 slicer 输出的改变，个人觉得，不管加在哪里，都必须是这样的目的；而且， sum（dithering）= 0
因此，强烈怀疑你上述说的 LSB一直为高 这种做法；

没有具体做过项目，只是看过有关的论文，如果说错了，打脸的时候轻些；

priestszpku

回复 2# danglang

我也不知道他们说的不稳定是什么样的，个人猜想不稳定，可能是0000...0000,或者是 1111...111
我也没有看到过不稳定情况....

kshuang1

sum（dithering）= 0 不对

priestszpku

回复 6# kshuang1


    如果Sum（dithering）！=0，那么，实际上，SDM的输出将为 N+delta，也就是PLL输出和理想值之间存在频偏，你确定系统可以这么干么？

jiajie109

dither 可以加在输出端，也就是量化器之前，其传函和量化噪声相同。
dither是一个随机数，从概率上讲平均值应该等于0。

danglang

回复 7# priestszpku


   这个其实还好吧，一个24bit的DSM，最低位永远置1，没有太大问题啊。但是谐波抑制还是很明显的。

windwithgone

回复 9# danglang
一般DSM没有那么高的位数吧。我这7位的都用上了。