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本帖最后由 flowerah2 于 2016-5-10 14:22 编辑
我们的design是数字和RF分开做,顶层再merge。 现在做数字的动态ir drop的时候,要求带上package model来仿,我有两个power domain,电源/地分别是VDIG_RET, VDIG_ACT, VSS。我写了个RLC 的spice model, 但是奇怪的是,动态peak current就是很大,导致打tap的点ir drop很厉害。 我不知道是哪里出了问题。都怀疑是环境的问题。请知道的朋友帮忙解答。下图是几个TAP 点。最终的power 是顶层会通过RDL连到IO 上(IO在顶层上,不在数字这边的。)另一个是我写的RLC model。 flow : 读lib, sdc, spef, extract power , scan vcd, read power extraction, update_current, calculate_rail_voltage . 如果不加RLC model, 数字内部的压降很低。 |
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