FPGA 一个控制器硬核挂两个DDR芯片

nothing92 · 发表于 2016-4-26 13:22:39

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本帖最后由 nothing92 于 2016-4-26 13:31 编辑

请教大家，我打算使用这个方案，FPGA使用控制器硬核，外面挂两个16位DDR，这两个DDR的的差分时钟、地址线、控制线等共用，只有数据线使用各自的。希望做到两片同时访问，一次把32位数据分成两个16位写入两片ddr。不知道这样做有没有什么问题或隐患。尤其是差分时钟，FPGA出来后可以分叉供给两片DDR吗？

另外，用的ALTERA 的芯片，手册一直没查到关于这种用法的指示说明之类的，可能是看的不够仔细。如果有谁知道在哪里有这方面的应用资料，请告诉我吧，不胜感激！

harry_hust · 发表于 2016-4-26 13:24:09

回复 1# nothing92

那你如何选择去访问其中一个DDR呢？

nothing92 · 发表于 2016-4-26 13:30:07

回复 2# harry_hust

想两片同时访问，一次把32位数据分成两个16位写入两片ddr。问题描述的不清，我修改一下

harry_hust · 发表于 2016-4-26 14:03:29

回复 3# nothing92

只要布线长度一致，延时一致，我觉得是可以的。

越远 · 发表于 2016-4-27 08:44:35

使用一个硬核，两片16bits DDR进行位扩展，应该没有问题。

t28user · 发表于 2016-4-27 09:51:36

本帖最后由 t28user 于 2016-4-27 12:00 编辑

如果是採用16bits，去設定頁面 Memory Parameters 中把 Number of chip selects 調成2個，就可以了。如果要採用32bits，去設定頁面 Memory Parameters 中把 Total interface width 調成32，就可以了。

kka · 发表于 2016-4-28 08:57:17

你可以先找到這個DDR的 model
先在你的系統上面先做RTL simulation....看看這兩個model是否可以正確地被使用

nothing92 · 发表于 2016-4-29 13:36:18

回复 6# t28user

确实是这样做，谢谢

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