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[求助] rdl routing 对寄生参数的影响

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发表于 2016-4-18 21:42:47 | 显示全部楼层 |阅读模式

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各位大大,目前手上一个项目,flipchip的,工艺是smic40LL
加完rdl之后,抽spef和不加rdl抽spef, 发现算出来的clock latency差挺多,大概变快10%的样子。
请教下什么原因导致的这么大的差异,有么有办法减小这个差异






多谢~~~~
发表于 2016-5-2 11:33:15 | 显示全部楼层
是产生时钟的IO输入slew变化了吗,40里面RDL对时钟线影响应该不会这么大
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