rom的IP核

龚锋

各位大神好：     Xilinx的ISE14.7上ROMs & RAMs的IP核有两种，分别为block memory generator和distributed memory generator。我选distributed memory generator生成一个rom的IP核，在检验电路功能的时候发生了错误，程序计数器PC和输入的指令instruction不是同步出现的，instruction比PC晚1/4个周期。后来我又换了block memory generator生成rom，instruction仍然比pc晚1/4个周期，请问这是为什么？如何解决？

harry_hust

回复 1# 龚锋


   ROM/RAM有延时很正常，这些都是memory固有的不可避免的延时。
一般来说，1/4个周期的延时对你的时序或者功能应该都没有影响的。只是如果这些延时接近你的时钟周期时才需要做约束或者降频或者更改设计。

但是看到你这里说出现了功能错误，我想应该是你的设计没有考虑周全吧，不妨贴出更多信息以便分析。