VCS报错：syntax error：token is “module”

张冬明 · 发表于 2016-4-16 17:12:08

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由张冬明于 2016-4-16 17:15 编辑

最近服务器有点问题，自己就在电脑上装了vcs2013，想做做测试。本身RTL在服务器上的vcs是可以跑的，但是在自己的电脑上总是出现一个问题：如图1，总是显示“module”地方的错。图中的报错是在H_.v文件，然后当我交换RTL的file.f文件的位置时，又出现了在C_.v文件处报同样的错，小弟觉得不是RTL的问题（因为之前服务器是可以的）。因为是刚刚装的vcs，所以不知道是不是软件的原因。我做了排除：写了一个小测试文件，发现vcs是可以用的。
不知道有没有大神遇到过这样的情况，请告知怎么解决，多谢。

张冬明 · 发表于 2016-4-17 15:59:58

已解决。

李飘 · 发表于 2018-9-27 21:59:27

楼主，还在吗。我现在也遇到了这个问题。请问你当初是怎么解决的？

mue1234 · 发表于 2018-10-2 11:20:25

是怎么解决的？少了一个endmodule吗

244603253 · 发表于 2018-12-17 09:13:34

楼主怎么解决的，我检查不出错了，，endmodule 也有，分号也没有错

放郭 · 发表于 2019-11-5 09:55:06

244603253 发表于 2018-12-17 09:13
楼主怎么解决的，我检查不出错了，，endmodule 也有，分号也没有错

请问楼主怎么解决的?

lixin1207 · 发表于 2020-3-16 13:04:42

楼主解决了，不能分享一下吗

244603253 · 发表于 2020-3-24 11:08:39

我来解一下，报这个文件的的位置，不一定是错在这个文件里
vcs编译是把所有模块串在一起，全部的代码放在一个文件里
所以，这里的问题是由前面的模块的语法错误引起的，按照编译顺序，逐个往上排查即可
不光是verilog，其他语言的程序编译也是相同原理，只是报错算法和机制不同
vcs的报错就会指向编译顺序的下游

夏尔 · 发表于 2020-4-3 15:36:19

8楼正解

pokemonsqd · 发表于 2021-1-4 16:47:53

分享一下我的经验，应该联系上下文总结语法错误，我是include文件时出现的，因为我的include位置放在了文件最上面，导致报出initial error，正确的位置是放在module下面就过了。

[求助] VCS报错：syntax error：token is “module”

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

浏览过的版块

站长推荐 /2