关于STA中的OCV&SI!!

harejavahill

目前小弟参加的项目是基于28nm工艺的芯片，因此在TIMING SIGN OFF过程中，需要考虑到芯片的SI&OCV CHECK。但在此过程，一直有这两个概念不是很清楚，还请大神指正。

从芯片看，SI是指芯片内部信号的完整性分析，从TIMING角度出发，是指芯片内部线与线之间的crosstalk，影响到信号的DELAY,进而影响到timing分析。
OCV（on chip variable），是指芯片内部由于工艺偏差等原因造成各种不均衡性，要用一定的余量来描述，使其变得更加悲观。

那么这两个概念是什么关系呢？是相互独立的还是说说相互作用关系？？？？

先说说我的理解，从上述的概念上讲，二者应该是比较独立的关系，一个是指crosstalk，另一个是芯片自身工艺原因。
但是在实际芯片SIGN OFF跑PT时，二者会同时影响。比如，PT中同时打开OCV&SI的参数，在看一条TIMING PATH时，在PATH中会发现OCV的影响，同时也会有SI的影响。
那么在分析该条PATH时，是不是可以独立分析OCV&SI的影响，不需要二者同时一起考虑。比如只改变OCV中的derate值，那么SI的影响是不是一样的？会不会随着OCV设置的变化而变化？？
请相关经验的大神指导 ，谢谢！！！

yangwuqing40

OCV 计算的delay没有考虑SI的影响，两者并没有冲突 。

xingyun666666

二者根本就是两个不同的东西，都会影响到timing,所以要同时考虑，你怎么可以忽略其中一个因素，那分析tinming就不准了

harejavahill

回复 2# yangwuqing40


   谢谢回复！    因此，在一条PATH中，如果改变OCV中的derate值，那么SI的timing影响是不会变化的，是吧？？
    那么想问一下，对芯片SI的影响有哪些因素呢？？前提是PR的网表已经出来，在做STA时，想改变SI的影响，可以修改哪个值呢？？

harejavahill

回复 3# xingyun666666


   谢谢回复。当然在做TIMING SIGNOFF时，二者是都会考虑的。我现在的疑问是二者是不是有相互关系。比如减小OCV中DERATE值，会不会对SI有影响，我个人认为是没有影响的。    原因是做STA的SI时，PR出来的网表结构已经固定不变，那么网表中的线与线的位置，以及相关寄生参数都已经固定不变，那么SI的影响也不会固定不变，它是不会随着OCV的变化而变化。不知道解释是否正确，还请指教！！

xingyun666666

回复 5# harejavahill


   derate假如乘factor是乘到clock上，因为SI会引起delta delay，即：victim net的delay，factor是要乘在net delay上的，当改变derate值（OCV），SI引起的问题也会随之变化

ryry17

实际上会影响的，OCV不一样 timing window 不一样，表现出的SI就不一样

PT里好像没什么控制SI的，都是tool default的

xingyun666666

回复 7# ryry17


   其实在PT里分析timing，是要把所有能够影响到timing的都要考虑到？对吗？所以必须同时考虑SI和OCV的影响

harejavahill

回复 6# xingyun666666


      谢谢回复，意思是说OCV是会影响SI的TIMING的。因为OCV的值设置不一样，其timing window不一样，那么线与线之间的crosstalk也不一样，SI导致的DELAY值也不会一样。那么在跑PT时，SI的参数有哪些，是如何设置的呢？（当然这个问题，我自己会回去查看SI文档的，谢谢！！）

xingyun666666

回复 9# harejavahill


   这个我也没设置过，只能帮你到这里了，剩下的任务就是你好好研究下，然后吃水不忘挖井人，分享出来经验