栅氧击穿的问题

zhangtaoqiqi · 发表于 2016-4-6 16:36:09

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请教各位一个栅氧击穿的问题
我们目前用的是55nm的工艺，只有3.3V的IOMOS，和VGD<5V,VGS<2.5V的不对称LDMOS
但是电源电压需要支持到4.3V

电路中有一些用来做disable的PMOS很不好处理，若用3.3V的IOMOS，Vgs不能大于3.6V，但是电路中没有这个电压

这里想请教一个，栅氧的击穿电压和什么有关系呢？
3.3VNMOS Tox=61A，PMOS Tox=63.7A，，，是不是PMOS的栅氧击穿电压会比NMOS高一些？
若是将3.3V的PMOS的Vgs直接拉到4.3V，会有多大的risk fail？

谢谢！

beiyang1895 · 发表于 2016-4-8 14:10:04

不会直接breakdown，但会严重影响芯片的reliability。

copper_hou · 发表于 2016-4-18 20:54:23

同意。击穿结需要比工作条件大很多的电压直接电压击穿，或快速瞬态脉冲，比如ESD脉冲，在ns及熔化结。

iamshan · 发表于 2016-4-21 10:13:00

回复 1# zhangtaoqiqi

3.3V的器件工作电压就是3.3v，可以降低，但是不能升高，不然HCI，Gate oxide的可靠性都会出问题的。

针对你这个问题，还是建议看看LDMOS能不能满足需要。如果你的4.3v是加到drain上的，LDMOS应该可以满足你的需求的；
如果是加到gate上，55nm LG工艺应该无法满足你的需求了。因为需要增大gate oxide厚度了。

可以跟fab协商能不能给你设计这么一种器件；如果你们是fab的大客户，应该可以试一试，小客户就够呛了。毕竟开发一种新器件是需要
时间和不少钱的。fab不会为了一个小客户做这么麻烦的事情的。

FYI

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