标准单元库的VERILOG模型中的timescale对SDF反标有没有影响？

Veriart · 发表于 2016-3-30 13:05:04

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RT。。谢谢

alexto · 发表于 2018-10-24 10:38:10

这个问题有找到答案么？
标准单元库里specify内定义的Unit delay和SDF中反标的delay数据哪个优先级高呀？感觉sdf里的delay数据没有起作用，仿真结果中的delay时间是verilog 模型中的unit delay时间。

liun098 · 发表于 2018-10-25 15:17:29

回复 2# alexto

sdf的优先级高吧，之前做post-sim，sdf反标上就可以了，你查看下log

alexto · 发表于 2018-10-26 18:03:04

回复 3# liun098

log file中显示88.56%的反标率，但Verdi观察仿真波形，信号delay就是1ns的unit delay，sdf中的delay值没有起作用；好奇怪呀！

Annotation completed with 0 Errors and 1133 Warnings

SDF statistics: No. of Pathdelays = 60261 Annotated = 88.56% -- No. of Tchecks = 15411 Annotated = 0.00%

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