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[求助] verdi兼容system verilog吗?

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发表于 2016-3-3 11:13:03 | 显示全部楼层 |阅读模式

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我将原来的.v testbench 改成 .sv,并且将其中一个reg变量a变成了logic型,仿真没问题,但用verdi看波形时,“logic a;”中的a无法拉出来,而其他地方,比如“output a ; ”处的a是可以拉出看波形的。
这是正常现象吗?怎么设置可以让verdi像看.v那样舒服的看.sv
还有,vi编辑.v时特殊字符都是变色的,而.sv不行,改怎样改呢?
菜鸟,求指教~~
发表于 2016-3-28 15:00:23 | 显示全部楼层
兼容SV的。
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