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[讨论] ADC测试有效位数降低1.6比特左右

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发表于 2016-3-2 16:53:13 | 显示全部楼层 |阅读模式

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请问大神们一个问题,毕设ADC测试的时候有效位数比设计指标低1.6比特,分析外部原因包括信号源和PCB板噪声,还有其他的影响因素吗?如果内部因素的话主要是哪些呢?还有就是如果要标注测试结果在合理范围内,有文献可以参考下吗?
发表于 2016-5-9 23:07:35 | 显示全部楼层
设计板子考虑噪声影响的话起码得4层板,有单独的电源和地层,模拟地和数字地分开。一般差分输入的ADC测试会好些,因为会滤除偶次谐波,有效位好点,如果是单端输入的话要注意你的接地端的纯净。还有注意你给的基准的精度,不知道你用的是不是商用芯片,有没有内置基准,没有的话就要看看你提供的基准电压的问题了。还有,考虑到你在输入会加滤波电容,这个电容的大小有将就,太大的话输入信号会有衰减,会影响动态性能。另外要有效位和频率以及输入信号幅度成反比,降低频率和幅度自然会好,但治标不治本。如果你是自己设计的芯片那内部出问题的概率就大了,具体问题具体分析了,主要出在比较器和电容整列,特别是你用到SPLIT结构的桥电容后,性能会有较大影响。
发表于 2017-1-4 11:05:25 | 显示全部楼层
dsfwesdf
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