请问有没有可以获取系统时间和日期的函数或方法

kdgscyx

现在我们ISE的工程有一个需求，需要记录工程的版本信息，包括版本号、版本编译的时间和编译的当天的日期，记录在一个.v文件里，现在我们想有没有办法，在每次编译工程的时候，自动获取时间和日期，并且版本号自动累加1.

以下是我们工程记录版本信息的.v文件

·define FPGA_VER     00000012    //版本号

`define FPGA_DATE   20160217   //版本日期

`define FPGA_TIME    00001055   //版本时间

然后我们会在pcie模块里加入这些版本信息的寄存器，用于外部获取fpga的版本信息。

请问有没有什么函数或工具或方法可以在每次编译工程的时候，自动更新这些信息的？感激不尽！

A1985

verilog是没有办法的，只能每次你编译文件前，脚本刷一下即可。