关于Verilog的问题

zhsj · 发表于 2016-1-31 16:30:14

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我想写一个模块，有三个输入，分别是Din，A，B，一个输出为Dout。当检测到A的上升沿时，不论B处于什么状态，输出Dout=Din。当检测到B的下降沿时，不论A处于什么状态，输出Dout=0。A的上升沿和B的下降沿不会同时到达。请问这个模块该怎么写？？？

eebinqiu · 发表于 2016-2-1 15:27:38

本帖最后由 eebinqiu 于 2016-2-1 16:08 编辑

复制代码

只能仿真用

zhb129 · 发表于 2016-2-1 19:58:42

内容你这需要可综合吗

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