信号发生器和FIR低通滤波器如何进行数据传输

daisyzl0712

两个信号发生器分别产生200Hz和800Hz的信号，最后用加法得到的结果输入到低通滤波器，用signaltapii进行的板极调试，问题是结果仅仅是输入的幅值增大，没有产生滤波效果。FIR低通滤波器的功能模块用modelsim仿真正确，激励的产生是用matlab。如何才能让信号发生器和FIR低通滤波器有正确的数据传输，或者如何才能在板极调试的过程中FIR低通滤波器的激励如何提供？本人小白，有什么没有描述清楚的，可以具体讨论呐~谢谢大家的帮忙啦，纠结好久了

FIR源程序

1. 
   
2. module FirFullSerial (
   
3.         rst,clk,Xin,Yout);
   
4.        
   
5.         input                rst;   //复位信号，高电平有效
   
6.         input                clk;   //FPGA系统时钟，频率为16kHz
   
7.         input         signed [11:0]        Xin;  //数据输入频率为2khZ
   
8.         output signed [28:0]        Yout; //滤波后的输出数据
   
9. 
   
10. 
    
11.         //实例化有符号数乘法器IP核mult
    
12.    reg  signed [11:0] coe;   //滤波器为12比特量化数据
    
13.         wire signed [12:0] add_s; //输入为12比特量化数据，两个对称系数相加需要13比特存储
    
14.         wire signed [24:0] Mout;  
    
15.         mult        Umult (
    
16.                 .clock (clk),
    
17.                 .dataa (coe),
    
18.                 .datab (add_s),
    
19.                 .result (Mout));
    
20. 
    
21.         //实例化有符号数加法器IP核,对输入数据进行1位符号位扩展，输出结果为13比特数据
    
22.         reg signed [12:0] add_a;
    
23.         reg signed [12:0] add_b;
    
24.         adder Uadder (
    
25.                 .dataa (add_a),
    
26.                 .datab (add_b),
    
27.                 .result (add_s));       
    
28.                
    
29.         //3位计数器，计数周期为8，为输入数据速率
    
30.         reg [2:0] count;
    
31.         always @(posedge clk or posedge rst)
    
32.                 if (rst)
    
33.                         count = 3'd0;
    
34.                 else
    
35.                         count = count + 1;
    
36.        
    
37.         //将数据存入移位寄存器Xin_Reg中
    
38.         reg [11:0] Xin_Reg[15:0];
    
39.         reg [3:0] i,j;
    
40.         always @(posedge clk or posedge rst)
    
41.                 if (rst)
    
42.                         //初始化寄存器值为0
    
43.                         begin
    
44.                                 for (i=0; i<15; i=i+1)
    
45.                                         Xin_Reg[i]=12'd0;
    
46.                         end
    
47.                 else
    
48.                         begin
    
49.                                 if (count==7)
    
50.                                         begin
    
51.                                                 for (j=0; j<15; j=j+1)
    
52.                                                         Xin_Reg[j+1] <= Xin_Reg[j];
    
53.                                                 Xin_Reg[0] <= Xin;
    
54.                                         end
    
55.                         end
    
56.                        
    
57.         //将对称系数的输入数据相加，同时将对应的滤波器系数送入乘法器
    
58.         //需要注意的是，下面程序只使用了一个加法器及一个乘法器资源
    
59.         //以8倍数据速率调用乘法器IP核，由于滤波器长度为16，系数具有对称性，故可在一个数据
    
60.         //周期内完成所有8个滤波器系数与数据的乘法运算
    
61.         //为了保证加法运算不溢出，输入输出数据均扩展为13比特。
    
62.         always @(posedge clk or posedge rst)
    
63.                 if (rst)
    
64.                         begin
    
65.                                 add_a <= 13'd0;
    
66.                                 add_b <= 13'd0;
    
67.                                 coe <= 12'd0;
    
68.                         end
    
69.                 else
    
70.                         begin
    
71.                                 if (count==3'd0)
    
72.                                         begin
    
73.                                                 add_a <= {Xin_Reg[0][11],Xin_Reg[0]};
    
74.                                                 add_b <= {Xin_Reg[15][11],Xin_Reg[15]};
    
75.                                                 coe <= 12'h000;//c0
    
76.                                         end
    
77.                                 else if (count==3'd1)
    
78.                                         begin
    
79.                                                 add_a <= {Xin_Reg[1][11],Xin_Reg[1]};
    
80.                                                 add_b <= {Xin_Reg[14][11],Xin_Reg[14]};                                       
    
81.                                                 coe <= 12'hffd; //c1
    
82.                                         end
    
83.                                 else if (count==3'd2)
    
84.                                         begin
    
85.                                                 add_a <= {Xin_Reg[2][11],Xin_Reg[2]};
    
86.                                                 add_b <= {Xin_Reg[13][11],Xin_Reg[13]};                                               
    
87.                                                 coe <= 12'h00f; //c2
    
88.                                         end
    
89.                                 else if (count==3'd3)
    
90.                                         begin
    
91.                                                 add_a <= {Xin_Reg[3][11],Xin_Reg[3]};
    
92.                                                 add_b <= {Xin_Reg[12][11],Xin_Reg[12]};
    
93.                                                 coe <= 12'h02e; //c3
    
94.                                         end
    
95.                                 else if (count==3'd4)
    
96.                                         begin
    
97.                                                 add_a <= {Xin_Reg[4][11],Xin_Reg[4]};
    
98.                                                 add_b <= {Xin_Reg[11][11],Xin_Reg[11]};                                               
    
99.                                                 coe <= 12'hf8b; //c4
    
100.                                         end
     
101.                                 else if (count==3'd5)
     
102.                                         begin
     
103.                                                 add_a <= {Xin_Reg[5][11],Xin_Reg[5]};
     
104.                                                 add_b <= {Xin_Reg[10][11],Xin_Reg[10]};                               
     
105.                                                 coe <= 12'hef9; //c5
     
106.                                         end                                       
     
107.                                 else if (count==3'd6)
     
108.                                         begin
     
109.                                                 add_a <= {Xin_Reg[6][11],Xin_Reg[6]};
     
110.                                                 add_b <= {Xin_Reg[9][11],Xin_Reg[9]};                                               
     
111.                                                 coe <= 12'h24e; //c6
     
112.                                         end
     
113.                                 else
     
114.                                         begin
     
115.                                                 add_a <= {Xin_Reg[7][11],Xin_Reg[7]};
     
116.                                                 add_b <= {Xin_Reg[8][11],Xin_Reg[8]};                                               
     
117.                                                 coe <= 12'h7ff; //c7
     
118.                                         end
     
119.                         end
     
120. 
     
121.         //对滤波器系数与输入数据的乘法结果进行累加，并输出滤波后的数据
     
122.         //考虑到乘法器及累加器的延时，需要计数器为2时对累加器清零，同时输出滤波器结果数据。
     
123.         //类似的时延长度一方面可通过精确计算获取，但更好的方法是通过行为仿真查看
     
124.         reg signed [28:0] sum;
     
125.         reg signed [28:0] yout;
     
126.         always @(posedge clk or posedge rst)
     
127.                 if (rst)
     
128.                         begin
     
129.                                 sum = 29'd0;
     
130.                                 yout <= 29'd0;
     
131.                         end
     
132.                 else
     
133.                         begin
     
134.                                 if (count==2)
     
135.                                         begin
     
136.                                                 yout <= sum;
     
137.                                                 sum = 29'd0;
     
138.                                                 sum =sum + Mout;
     
139.                                         end
     
140.                                 else
     
141.                                    sum = sum + Mout;
     
142.                         end
     
143.        
     
144.         assign Yout = yout;
     
145.                        
     
146. endmodule
     
147. 
     

复制代码

testbench仿真程序

1. `timescale 1 ns/ 1 ns //设置仿真时间单位:ns
   
2. module FirFullSerial_vlg_tst();
   
3. // constants                                          
   
4. // general purpose registers
   
5. reg eachvec;
   
6. // test vector input registers
   
7. reg [11:0] Xin;
   
8. reg clk;
   
9. reg rst;
   
10. reg clk_data; //数据时钟，速率为系统时钟clk的1/8；
    
11. // wires                                               
    
12. wire [28:0]  Yout;
    
13. 
    
14. // assign statements (if any)                          
    
15. FirFullSerial i1 (
    
16. // port map - connection between master ports and signals/registers   
    
17.         .Xin(Xin),
    
18.         .Yout(Yout),
    
19.         .clk(clk),
    
20.         .rst(rst)
    
21. );
    
22. 
    
23. parameter clk_period=625; //设置时钟信号周期（频率）:1.6MHz
    
24. parameter clk_period_data=clk_period*8;
    
25. parameter clk_half_period=clk_period/2;
    
26. parameter clk_half_period_data=clk_half_period*8;
    
27. parameter data_num=2000;  //仿真数据长度
    
28. parameter time_sim=data_num*clk_period; //仿真时间
    
29. 
    
30. initial
    
31. begin
    
32.         //设置时钟信号初值
    
33.         clk=1;
    
34.         clk_data=1;
    
35.         //设置复位信号
    
36.         rst=1;
    
37.         #1000 rst=0;
    
38.         //设置仿真时间
    
39.         #time_sim $finish;
    
40.         //设置输入信号初值
    
41.         Xin=12'd10;
    
42. end
    
43. 
    
44. //产生时钟信号
    
45. always                                                
    
46.         #clk_half_period clk=~clk;
    
47. always
    
48.         #clk_half_period_data clk_data=~clk_data;
    
49. 
    
50. //从外部TX文件(SinIn.txt)读入数据作为测试激励
    
51. integer Pattern;
    
52. reg [11:0] stimulus[1:data_num];
    
53. initial
    
54. begin
    
55. 
    
56.         $readmemb("E4_7_Bin_noise.txt",stimulus);
    
57.         //$readmemb("E4_7_Bin_s.txt",stimulus);
    
58.         Pattern=0;
    
59.         repeat(data_num)
    
60.                 begin
    
61.                         Pattern=Pattern+1;
    
62.                         Xin=stimulus[Pattern];
    
63.                         #clk_period_data;//数据周期为时钟周期的8倍
    
64.                 end
    
65. end
    
66. 
    
67. 
    
68. //将仿真数据dout写入外部TXT文件中(out.txt)
    
69. integer file_out;
    
70. initial
    
71. begin
    
72.    //文件放置在"工程目录\simulation\modelsim"路径下                                                  
    
73.         file_out = $fopen("E4_7_Noiseout.txt");
    
74.         //file_out = $fopen("E4_7_Sout.txt");
    
75.         if(!file_out)
    
76.                 begin
    
77.                         $display("could not open file!");
    
78.                         $finish;
    
79.                 end
    
80. end
    
81. wire rst_write;
    
82. wire signed [28:0] dout_s;
    
83. assign dout_s = Yout;                //将dout转换成有符号数据
    
84. assign rst_write = clk_data & (!rst);//产生写入时钟信号，复位状态时不写入数据
    
85. always @(posedge rst_write )
    
86.         $fdisplay(file_out,"%d",dout_s);
    
87.        
    
88. endmodule
    

复制代码

daisyzl0712

这是我的原理图