求助vcs仿真

yi4105635

本人刚接触vcs， 目前后端新手一枚，刚大致学会了dc和formality.目前也已经综合出一版本从dc出来的门级网表，formality前后两次都跑过了。我的设计也包含ram和rom。目前要做vcs仿真，刚开始查的资料说是需要sdf $annotion在激励文件中。但是后来咨询一些这方面问题的人说不要用sdf。因为dc出来的sdf是不准确的。hold有违例、clk是理想情况。不需要用sdf反标文件。那么我现在需要单方门级网表。 是不是就是需要我的ram和rom的仿真源代码，标准单元的仿真源代码，dc综合后的门级网表，激励文件就可以了呢？ 我目前是这么做的 但是仿真是有问题的。希望大侠们能教教我这个新人，稍微指导下我下一步需要如何做才能让门级仿真过了，或者说我的流程不对。新人细心听取各个大侠的教导。办妥各位啦。。。。

chengroc

是不是就是需要我的ram和rom的仿真源代码，标准单元的仿真源代码，dc综合后的门级网表，激励文件就可以了呢？

》是的

我目前是这么做的 但是仿真是有问题的

》什么问题？

Timme

vcs加-xprop=xmerge仿过RTL没？

yi4105635

回复 2# chengroc


    出现了不定态，我们希望的值没出现。 我用counter做了个小实验，看了下。综合一个counter的门级网表，然后发现在时钟上升沿的时候数没有立刻进去，而是过了一会才变。。。  这是不是就是所谓的延时呢？ 跟源代码仿真差就差在这里，不是在上升沿上去就变数，而是等了一会、、

yi4105635

回复 3# Timme


    RTL仿真过了，是写代码的人帮着调通了。现在有门级网表了，比较复杂了。他们也不知道问题在哪里。。

yi4105635

回复 2# chengroc


   

                               
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chengroc

既然只是综合网表，就不要反标sdf，并且vcs仿真加上 +notimingcheck +delay_mode_zero

yi4105635

回复 7# chengroc


    您加的这两个选项第一个是不检查时序的意思吧，其实也想问下，vcs仿真门级网表，已经是真正的器件了吧。这个检查时序是指什么时序呢? 是器件自身的时序还是dc综合过程中的时序报告呢? 是不是都不检查了呢？ 第二个选项是仿真模型中用哪个模式吧，我看资料说标准单元的模式不是zero,所以需要自己去设置成zero，那么为什么要设成zero 是指0延时的意思吗？小弟刚接触仿真，有点钻，还望多多指教。