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[求助] FPGA IP核参数疑问

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发表于 2016-1-16 15:24:51 | 显示全部楼层 |阅读模式

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本人新手,在调用IP核时,参数配置中有一项是latency,我理解为输出的延迟。可是输出不应该是越快越好么,理想情况应该是0延迟呀,或者这里应该理解为那种插入reg组成流水线?请教各位latency这个参数在FPGA开发里面到底该如何考虑。
 楼主| 发表于 2016-2-22 15:59:10 | 显示全部楼层
自己顶一下
 楼主| 发表于 2016-4-27 00:16:19 | 显示全部楼层
自己顶下
发表于 2016-5-4 16:15:59 | 显示全部楼层
对于用的人来说latency当然越小越好,但是latency小是有代价的,比如硬件面积。举个直观的例子就是乘法器,如果要实现一个4bit×4bit的乘法器设计可以用打表的方式,用2^8×8bit次方的rom就可以实现。

只需要1个las就可以出数据,但是如果是8bit×8bit呢,就需要2^16×16bit的rom才能实现了,硬件开销是原来的2^8*2倍。如果用4个4*4的乘法器进行拼接(高4位低4位交叉相乘再相加),面积仅仅为原来面积的4倍多一点,而las也仅仅增加了几个周期。

结论就是,这是一种速度和面积折中的办法。
PS.硬件设计还有很多其它要素需要考虑,欢迎补充。
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