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[求助] 使用Debussy的疑难问题

发表于 2016-1-6 14:19:29 | 显示全部楼层 |阅读模式

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添加信号，看不了vhdl波形

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如图，testbench用的是Verilog，rtl用vhdl、Verilog、system Verilog，然后将生成的fsdb文件导入Debussy出现如图所示的警告，看不了波形

run Debussy脚本

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有没有大神有解决思路的？？？？

system, 如图所示

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